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第1章 EDA技术概述1

1.1 EDA技术及其发展历程1

1.2 EDA技术的特征和优势3

1.2.1 EDA技术的基本特征4

1.2.2 EDA技术的优势6

1.3 EDA设计的目标和流程7

1.3.1 EDA技术的实现目标8

1.3.2 EDA设计流程8

1.3.3 数字集成电路的设计9

1.3.4 模拟集成电路的设计10

1.4 EDA技术与ASIC设计11

1.4.1 ASIC的特点与分类11

1.4.2 ASIC的设计方法12

1.4.3 SoC设计15

1.5 硬件描述语言18

1.5.1 VHDL18

1.5.2 Verilog HDL19

1.5.3 AHDL19

1.5.4 Verilog HDL和VHDL的比较20

1.6 EDA设计工具20

1.6.1 EDA设计工具分类21

1.6.2 EDA公司与工具介绍22

习题125

第2章 可编程逻辑器件基础26

2.1 概述26

2.1.1 可编程逻辑器件发展历程26

2.1.2 可编程逻辑器件分类27

2.1.3 可编程逻辑器件的优势30

2.1.4 可编程逻辑器件的发展趋势30

2.2 PLD器件的基本结构32

2.2.1 基本结构32

2.2.2 电路符号33

2.2.3 PROM34

2.2.4 PLA35

2.2.5 PAL36

2.2.6 GAL37

2.3 CPLD/FPGA的结构特点38

2.3.1 Lattice公司的CPLD/FPGA39

2.3.2 Xilinx公司的CPLD/FPGA41

2.3.3 Altera和Actel公司的CPLD/FPGA43

2.3.4 CPLD和FPGA的异同44

2.4 可编程逻辑器件的基本资源45

2.4.1 功能单元45

2.4.2 输入-输出焊盘46

2.4.3 布线资源47

2.4.4 片内RAM48

2.5 可编程逻辑器件的编程工艺49

2.5.1 熔丝型开关50

2.5.2 反熔丝型开关50

2.5.3 浮栅编程器件51

2.5.4 基于SRAM的编程器件53

2.6 可编程逻辑器件的设计与开发54

2.6.1 CPLD/FPGA设计流程54

2.6.2 CPLD/FPGA开发工具56

2.6.3 CPLD/FPGA的应用选择58

2.7 可编程逻辑器件的测试技术61

2.7.1 边界扫描测试原理61

2.7.2 IEEE 1149.1 标准62

2.7.3 边界扫描策略及相关工具65

习题266

第3章 典型FPGA/CPLD的结构与配置67

3.1 Stratix高端FPGA系列67

3.1.1 Stratix器件67

3.1.2 Stratix Ⅱ器件70

3.2 Cyclone低成本FPGA系列73

3.2.1 Cyclone器件73

3.2.2 Cyclone Ⅱ器件77

3.3 典型CPLD器件83

3.3.1 MAX Ⅱ器件83

3.3.2 MAX 7000器件84

3.4 FPGA/CPLD的配置86

3.4.1 CPLD器件的配置87

3.4.2 FPGA器件的配置88

习题392

第4章 原理图与宏功能模块设计93

4.1 Quartus H原理图设计93

4.1.1 半加器原理图输入93

4.1.2 半加器编译96

4.1.3 半加器仿真98

4.1.4 全加器设计与仿真100

4.2 Quartus Ⅱ的优化设置101

4.2.1 Settings设置101

4.2.2 分析与综合设置103

4.2.3 优化布局布线103

4.2.4 使用设计助手检查设计可靠性109

4.3 Quartus Ⅱ的时序分析111

4.3.1 时序设置与分析111

4.3.2 时序逼近114

4.4 宏功能模块设计116

4.4.1 Megafunctions库116

4.4.2 Maxplus2库125

4.4.3 Primitives库126

习题4128

第5章 VHDL设计输入方式131

5.1 Quartus Ⅱ的VHDL输入设计131

5.1.1 创建工程文件132

5.1.2 编译133

5.1.3 仿真134

5.2 Synplify Pro的VHDL输入设计136

5.2.1 用Synplify Pro综合的过程137

5.2.2 Synplify Pro与Quartus Ⅱ的接口141

5.3 Synplify的VHDL输入设计141

习题5144

第6章 VHDL结构与要素145

6.1 实体145

6.1.1 类属参数说明146

6.1.2 端口说明147

6.1.3 实体描述举例148

6.2 结构体149

6.2.1 结构体的命名149

6.2.2 结构体信号定义语句150

6.2.3 结构体功能描述语句150

6.2.4 结构体描述方法150

6.3 VHDL库152

6.3.1 库的种类152

6.3.2 库的用法153

6.4 VHDL程序包155

6.4.1 程序包组成和格式155

6.4.2 VHDL标准程序包156

6.5 配置157

6.5.1 默认配置157

6.5.2 结构体的配置159

6.6 VHDL文字规则161

6.6.1 标识符161

6.6.2 数字162

6.6.3 字符串162

6.7 VHDL数据类型163

6.7.1 预定义数据类型163

6.7.2 自定义数据类型165

6.7.3 用户自定义的子类型167

6.7.4 数据类型的转换167

6.8 VHDL操作符169

6.8.1 逻辑操作符169

6.8.2 关系操作符169

6.8.3 算术操作符170

6.8.4 并置操作符171

6.8.5 操作符重载171

6.9 数据对象172

6.9.1 常量172

6.9.2 变量173

6.9.3 信号174

6.9.4 文件174

习题6175

第7章 VHDL基本语句与基本设计176

7.1 顺序语句176

7.1.1 赋值语句176

7.1.2 IF语句176

7.1.3 CASE语句179

7.1.4 LOOP语句180

7.1.5 NEXT语句182

7.1.6 EXIT语句182

7.1.7 WAIT语句183

7.1.8 子程序调用语句184

7.2 并行语句186

7.2.1 并行信号赋值语句186

7.2.2 进程语句189

7.2.3 并行过程调用语句190

7.2.4 元器件例化语句191

7.2.5 生成语句193

7.3 VHDL组合逻辑电路设计196

7.4 VHDL时序逻辑电路设计202

7.4.1 触发器202

7.4.2 寄存器204

7.4.3 计数器205

7.4.4 分频器206

习题7209

第8章 VHDL设计进阶210

8.1 VHDL行为描述方式210

8.2 VHDL结构化描述方式212

8.3 VHDL RTL描述方式215

8.4 有限状态机（FSM）设计216

8.4.1 Moore和Mealy状态机的选择216

8.4.2 有限状态机的描述方式218

8.4.3 有限状态机的同步和复位226

8.4.4 改进的Moore型有限状态机232

8.4.5 小结237

习题8238

第9章 数字接口实例及分析240

9.1 ST-BUS总线接口设计240

9.1.1 ST-BUS总线时序关系240

9.1.2 ST-BUS总线接口实例242

9.2 数字复接分接接口技术及设计246

9.2.1 数字复接分接接口技术原理247

9.2.2 同步数字复接分接接口设计实例248

9.3 I2C接口设计254

9.3.1 I2C总线工作原理255

9.3.2 I2C总线接口设计实例257

9.4 GMSK基带调制接口设计263

9.4.1 GMSK调制基本原理263

9.4.2 GMSK调制实现的基本方法265

9.4.3 GMSK基带调制接口的实现代码266

习题9284

第10章 通信算法实例及分析285

10.1 伪随机序列的产生、检测设计285

10.1.1 m序列的产生285

10.1.2 m序列的性质286

10.1.3 m序列发生器的VHDL设计286

10.1.4 m序列检测电路的VHDL设计288

10.2 比特同步设计292

10.2.1 锁相功能的自同步法原理292

10.2.2 锁相比特同步的EDA实现方法294

10.3 基带差分编码设计303

10.3.1 PSK调制和差分编码原理303

10.3.2 PSK差分编码设计306

10.4 FIR滤波器设计312

10.4.1 FIR滤波器简介312

10.4.2 使用MATLAB设计FIR滤波器314

10.4.3 FIR滤波器的FPGA普通设计315

10.4.4 FIR滤波器的并行FPGA优化设计317

习题10323

参考文献324