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第1章 信息表示1

1.1数制1

1.1.1基本概念1

1.1.2常用数制的表示2

1.2不同数制间的转换4

1.2.1其他进制数转换为十进制数4

1.2.2十进制数转换为其他进制数4

1.2.3二、八、十六进制数间的转换6

1.3带符号二进制数的表示8

1.3.1真值与机器数8

1.3.2定点数与浮点数8

1.3.3原码9

1.3.4反码11

1.3.5补码12

1.3.6真值、原码、反码、补码之间的关系15

1.4编码17

1.4.1.数值数据编码17

1.4.2非数值数据编码23

本章小结25

思考题125

习题126

第2章 逻辑代数基础28

2.1概述28

2.2逻辑代数中的基本概念30

2.3逻辑代数的基本运算34

2.3.1与运算34

2.3.2或运算35

2.3.3非运算36

2.4逻辑代数的基本定理及规则37

2.4.1逻辑代数的基本公理37

2.4.2逻辑代数的基本定理38

2.4.3逻辑代数的3个基本规则39

2.5逻辑函数的性质43

2.5.1复合逻辑43

2.5.2逻辑函数的基本表达式47

2.5.3逻辑函数的标准表达式48

2.6逻辑函数的化简55

2.6.1逻辑函数的代数化简法56

2.6.2逻辑函数的卡诺图化简法58

2.6.3具有无关项的逻辑函数及其化简69

本章小结71

思考题273

习题273

第3章 硬件描述语言（Verilog HDL）基础77

3.1概述77

3.1.1发展历程77

3.1.2 Verilog HDL的特点78

3.1.3 Verilog HDL模块化设计理念79

3.2 Verilog HDL基础知识79

3.2.1 Verilog HDL模块结构79

3.2.2 Verilog HDL中的词法表示84

3.2.3 Verilog HDL的数据类型85

3.2.4 Verilog HDL的运算符88

3.3 Verilog HDL模块的3种建模方式93

3.3.1 Verilog HDL模块的结构描述方式94

3.3.2 Verilog HDL模块的数据流描述方式98

3.3.3 Verilog HDL模块的行为描述方式100

本章小结110

思考题3110

习题3111

第4章 组合电路的逻辑分析与设计113

4.1概述113

4.2组合电路的逻辑分析119

4.3组合电路的设计123

4.4典型组合逻辑电路127

4.4.1编码器128

4.4.2译码器132

4.4.3数据分配器142

4.4.4数据选择器144

4.4.5三态缓冲器150

4.4.6数值比较电路152

4.4.7加法器155

4.4.8奇偶校验电路158

4.5组合电路中的竞争与险象160

4.5.1竞争与险象161

4.5.2险象的分类162

4.5.3逻辑险象的判断164

4.5.4逻辑险象的消除165

本章小结166

思考题4167

习题4167

第5章 锁存器与触发器172

5.1概述172

5.2基本R-S锁存器173

5.3 D锁存器及D触发器175

5.3.1 D锁存器175

5.3.2正边沿D触发器176

5.3.3 D触发器的Verilog HDL模型177

5.4 J-K锁存器及触发器179

5.4.1 J-K锁存器179

5.4.2负边沿J-K触发器180

5.4.3 J-K触发器的Verilog HDL模型181

5.5 T触发器和T’触发器183

5.6锁存器和触发器的区别184

5.7不同类型触发器之间的转换185

本章小结185

思考题5186

习题5186

第6章 时序电路概要和同步时序电路分析188

6.1概述188

6.1.1时序电路的基本结构189

6.1.2时序电路的逻辑函数表达式189

6.1.3时序电路的分类190

6.1.4时序电路的描述方法190

6.2同步时序电路的分析方法与步骤193

6.3同步时序电路分析举例194

6.4同步时序电路中的“挂起”现象199

本章小结201

思考题6201

习题6202

第7章 典型同步时序电路的设计与应用204

7.1概述204

7.2计数器205

7.2.1基于触发器的二进制同步计数器设计205

7.2.2同步二进制计数器的Verilog HDL描述208

7.2.3多种编码十进制计数器的Verilog HDL参数化设计模型211

7.2.4多功能4位二进制加法计数器模块及应用电路分析215

7.2.5任意模数加1计数器的Verilog HDL参数化设计模型222

7.3寄存器及其Verilog HDL模型224

7.4移位寄存器226

7.4.1串入-串出结构的移位寄存器226

7.4.2串入-并出结构的移位寄存器227

7.4.3并入-串出结构的移位寄存器228

7.4.4多功能移位寄存器229

7.5移位寄存器型计数器232

7.5.1环形计数器232

7.5.2扭环形计数器237

7.5.3最大长度移位型计数器240

7.6节拍分配器240

7.7序列信号发生器242

本章小结244

思考题7244

习题7245

第8章 一般同步时序电路的设计248

8.1原始状态图（表）的建立249

8.2状态化简252

8.3状态分配257

8.4一般同步时序电路设计举例258

8.5 Verilog HDL综合设计举例263

本章小结271

思考题8271

习题8272

附录A基于Quartus环境和Verilog HDL的电路设计与仿真实例275

参考文献290