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第1章 简介1

1.1 SOC测试的重要性1

1.2 SOC测试一些标准3

1.2.1 边界扫描（IEEE1149.1）3

1.2.2 IEEE 1149.67

1.2.3 模拟与混合信号电路边界扫描标准IEEE P1149.411

1.2.4 IEEE P150013

1.2.5 IEEE P168717

参考文献18

第2章 扫描测试与内建自测试20

2.1 基本的扫描设计结构21

2.1.1 基于多路选择器-D触发器的扫描设计21

2.1.2 带时钟的扫描设计22

2.1.3 电平敏感扫描设计23

2.1.4 增强的扫描设计24

2.2 低功耗扫描设计结构25

2.2.1 多相或多序低功耗扫描设计26

2.2.2 通带宽度匹配的低功耗扫描设计26

2.3 实速扫描设计27

2.4 逻辑内建自测试31

2.4.1 测试图形生成电路32

2.4.2 测试响应压缩34

2.4.3 逻辑内建自测试结构35

2.4.4 低功耗BIST结构37

2.5 实速逻辑BIST38

2.5.1 单捕获39

2.5.2 LOS40

2.5.3 LOC42

小结44

习题44

参考文献45

第3章 SOC测试与NOC测试49

3.1 SOC测试基本问题49

3.2 测试结构设计与优化51

3.2.1 测试壳设计与优化51

3.2.2 TAM设计与优化55

3.2.3 测试调度57

3.3 模块化测试60

3.3.1 模块化测试60

3.3.2 混合信号SOC的模块化测试62

3.3.3 层次核的模块化测试63

3.4 NOC测试67

3.4.1 NOC结构67

3.4.2 NOC网络复用67

3.4.3 采用路由路径的测试调度69

3.5 设计与测试举例72

小结75

习题76

参考文献76

第4章 测试压缩80

4.1 基于编码的压缩81

4.1.1 字典编码81

4.1.2 Huffman编码82

4.1.3 行程编码84

4.1.4 变长-变长编码84

4.2 测试激励解压电路86

4.2.1 线性解压原理86

4.2.2 组合线性解压器88

4.2.3 时序线性解压电路89

4.2.4 广播扫描90

4.2.5 多输入广播扫描92

4.2.6 虚拟扫描93

4.2.7 解压方法编码灵活性比较94

4.3 测试响应压缩95

4.3.1 空间压缩96

4.3.2 时间压缩100

4.3.3 时间与空间混合压缩101

小结101

习题102

参考文献103

第5章 延迟测试108

5.1 延迟测试基础108

5.1.1 延迟故障模型108

5.1.2 延迟测试方法111

5.2 延迟测试施加方法112

5.2.1 增强扫描113

5.2.2 发射-捕获测试114

5.2.3 发射-移位测试114

5.3 延迟测试敏化与鲁棒特性115

5.3.1 延迟测试敏化115

5.3.2 测试鲁棒特性116

5.3.3 七值逻辑118

5.4 延迟测试生成119

5.4.1 转换故障ATPG119

5.4.2 门延迟测试ATPG121

5.4.3 路径延迟测试122

5.5 伪功能测试124

5.5.1 约束表达与计算124

5.5.2 对对约束125

5.5.3 多边约束125

5.5.4 有约束的ATPG126

小结127

习题127

参考文献129

第6章 低功耗测试132

6.1 能量与功耗模型133

6.1.1 反向器能量与功耗模型133

6.1.2 CMOS电路能量与功耗模型133

6.1.3 热效应和噪声134

6.2 低功耗扫描测试135

6.2.1 ATPG及X填充135

6.2.2 静态压缩135

6.2.3 低功耗扫描单元136

6.2.4 扫描单元排序136

6.2.5 扫描链分割137

6.2.6 扫描结构修改技术138

6.2.7 令牌环扫描结构138

6.2.8 扫描时钟分割139

6.3 低功耗内建自测试140

6.3.1 双速线性反馈移位寄存器140

6.3.2 低转换密度随机测试图形发生器140

6.3.3 其他与LFSR相关的方法141

6.3.4 向量滤波内建自测试141

6.3.5 电路分块141

6.3.6 基于功率的测试调度142

6.4 低功耗测试数据压缩143

6.4.1 低功耗线性解压器143

6.4.2 广播-扫描结构144

6.4.3 低功耗RAM测试145

小结146

习题147

参考文献148

第7章 模拟与混合信号测试151

7.1 介绍152

7.1.1 功能测试和结构测试152

7.1.2 测试施加和测试分析机构153

7.2 功能测试156

7.2.1 增益156

7.2.2 频率响应157

7.2.3 线性度157

7.2.4 信噪比159

7.2.5 量化噪声160

7.2.6 相位噪声162

7.2.7 锁相环的噪声分析164

7.2.8 DAC非线性度测试167

7.3 模拟与混合信号电路振荡式内建自测试结构168

7.4 基于缺陷的混合信号BIST方法170

7.5 基于FFT的混合信号BIST173

7.5.1 基于FFT的BIST结构173

7.5.2 基于FFT的输出响应分析174

7.5.3 基于FFT的测试图形生成174

小结176

习题176

参考文献177

第8章 射频电路测试180

8.1 介绍180

8.1.1 RF基础知识180

8.1.2 RF应用182

8.2 RF系统、器件及其关键指标183

8.2.1 RF系统的典型结构183

8.2.2 RF系统和模块的关键指标185

8.3 测试仪器和测试流程187

8.3.1 测试仪器187

8.3.2 行业测试流程190

8.3.3 特性测试与产品测试191

8.4 电路和系统级指标及其测试方法193

8.4.1 电路级指标193

8.4.2 系统级指标201

8.5 测试硬件：测试机与器件接口板204

8.6 大量生产过程中的RF测试206

8.6.1 量产测试流程206

8.6.2 可重复性和准确性207

8.6.3 测试成本分析209

8.6.4 RF测试的发展趋势210

小结212

习题212

参考文献213

第9章 基于软件的自测试216

9.1 介绍216

9.2 基于软件自测试的规范218

9.2.1 测试流程218

9.2.2 结构型BIST与SBST相比较219

9.3 处理器功能故障自测试220

9.3.1 处理器模型220

9.3.2 功能级故障模型221

9.3.3 测试生成过程222

9.4 处理器结构性故障的自测试225

9.4.1 测试流程225

9.4.2 Stuck-At故障测试226

9.4.3 利用虚拟约束电路（VCCs）完成测试程序综合231

9.4.4 延迟故障测试233

9.4.5 功能性随机指令测试236

9.5 处理器自诊断237

9.5.1 基于SBST的处理器诊断所面临的挑战238

9.5.2 诊断测试程序的生成238

9.6 全局互连测试239

9.6.1 MA故障模型240

9.6.2 基于处理器的地址总线和数据总线测试240

9.6.3 基于处理器的功能性MA测试242

9.7 不可编程核的测试242

9.7.1 预处理阶段243

9.7.2 核测试阶段243

9.8 指令级可测性设计243

9.8.1 指令级可测性设计的概念244

9.8.2 可测性指令244

9.8.3 测试优化指令246

小结247

习题247

参考文献248

附录252