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第1章 PCI局部总线简介1

1.1 总线的基本概念1

1.2 PCI局部总线的发展1

1.2.1 PCI局部总线的孕育1

1.2.2 PCI局部总线发展的动力2

1.2.3 总线的性能指标3

1.3 PCI局部总线的特点3

1.4 PCI设备与功能5

1.5 遵循的技术规范及获取方法6

1.6 PCI局部总线的应用6

第2章 PCI局部总线信号定义8

2.1 信号类型说明8

2.2 PCI局部总线信号定义9

2.2.1 系统信号定义9

2.2.2 地址和数据信号9

2.2.3 接口控制信号10

2.2.4 仲裁信号10

2.2.5 错误报告信号11

2.2.6 中断信号12

2.2.7 附加信号13

2.2.8 64位总线扩展信号14

2.2.9 JTAG/边界扫描信号15

2.3 边带信号16

2.4 中央资源功能16

第3章 PCI局部总线的操作17

3.1 总线命令17

3.1.1 总线命令编码17

3.1.2 命令使用规则23

3.2 PCI局部总线协议25

3.2.1 PCI局部总线的交易控制26

3.2.2 PCI局部总线的编址26

3.2.3 字节校正和字节使能的用法38

3.2.4 总线的驱动与过渡40

3.2.5 交易顺序与报告41

3.2.6 组合、合并与叠并43

3.3 总线交易45

3.3.1 总线上的读交易45

3.3.2 总线上的写交易49

3.3.3 交易的终止过程53

3.4 PCI局部总线的仲裁66

3.4.1 仲裁算法67

3.4.2 公平仲裁举例68

3.4.3 双主设备间的仲裁举例69

3.4.4 仲裁协议71

3.4.5 快速背对背交易73

3.4.6 仲裁的停靠75

3.5 PCI局部总线的访问延迟75

3.5.1 总线访问延迟的概念76

3.5.2 目标延迟76

3.5.3 主设备数据延迟78

3.5.4 存储器写最大完成时间限制78

3.5.5 仲裁延迟79

3.6 PCI局部总线的其它操作85

3.6.1 设备选择85

3.6.2 特殊周期87

3.6.3 地址/数据的渐进88

3.6.4 中断应答90

3.7 纠错功能91

3.7.1 奇偶位的产生91

3.7.2 奇偶校验92

3.7.3 地址奇偶错误92

3.7.4 错误的报告92

3.7.5 延迟交易与数据奇偶错误94

3.7.6 错误恢复95

3.8 PCI局部总线的64位扩展96

3.8.1 64位数据传送和64位寻址96

3.8.2 64位扩展信号97

3.8.3 在32位插入式连接器上的64位卡97

3.8.4 64位扩展漂移的防止97

3.8.5 64位数据传送能力99

3.8.6 64位寻址105

3.8.7 64位奇偶校验109

第4章 PCI局部总线的电气规范110

4.1 概述110

4.1.1 从5V到3.3V的过渡110

4.1.2 动态与静态驱动规范111

4.2 PCI元件指标111

4.2.1 5V信号环境下的指标112

4.2.2 3.3V信号环境下的指标116

4.2.3 时间指标119

4.3 系统（母板）技术指标123

4.3.1 时钟相位偏移123

4.3.2 复位信号123

4.3.3 上拉电阻124

4.3.4 电源125

4.3.5 系统时标限制126

4.3.6 系统的物理要求128

4.3.7 连接器128

4.4 扩展板技术指标131

4.4.1 扩展板上的引脚分配131

4.4.2 电源要求134

4.4.3 物理要求134

第5章 PCI局部总线的机械特性136

5.1 简介136

5.2 PCI扩展卡的物理尺寸及公差139

5.2.1 连接器的物理描述140

5.2.2 平面实现146

第6章 配置空间152

6.1 配置空间的组织152

6.2 配置空间的功能154

6.2.1 设备识别154

6.2.2 设备的控制160

6.2.3 设备状态寄存器162

6.2.4 其它头标区寄存器163

6.2.5 基址寄存器165

6.2.6 新能力168

6.3 PCI扩展ROM171

6.3.1 PCI扩展ROM的内容172

6.3.2 上电自测试（POST）代码173

6.3.3 PC兼容的扩展ROM173

6.3.4 设备驱动程序176

6.4 消息信号中断（MSI）176

6.4.1 消息能力结构176

6.4.2 MSI操作178

第7章 66MHzPCI规范180

7.1 设备实现180

7.2 协议181

7.3 电气特性181

7.3.1 信号环境182

7.3.2 直流（DC）指标182

7.3.3 交流（AC）指标182

7.3.4 最大交流允许值与设备保护183

7.3.5 时间指标183

7.4 系统（主板）技术指标186

7.4.1 时钟误差186

7.4.2 复位信号187

7.4.3 上拉电阻187

7.4.4 电源187

7.4.5 系统时标限制187

7.4.6 物理要求189

7.4.7 连接器引脚排列189

第8章 PCIBIOS190

8.1 PCIBIOS的用途190

8.2 支持的操作系统环境190

8.2.1 BIOS的实现与调用规则190

8.2.2 实模式191

8.2.3 286保护模式（16：16）192

8.2.4 386保护模式（32：32）192

8.2.5 平模式（0：32）193

8.3 确定系统是否实现32位BIOS193

8.4 确定32位BIOS支持的服务193

8.5 确定32位BIOS是否支持PCIBIOS服务194

8.6 调用PCIBIOS194

8.6.1 PCIBIOS的存在性194

8.6.2 PCI设备检测195

8.6.3 PCI分类代码检测195

8.6.4 特殊周期的产生196

8.6.5 PCI中断路由选项的获得196

8.6.6 PCI硬件中断设置197

8.6.7 读配置字节198

8.6.8 读配置字198

8.6.9 读配置双字199

8.6.10 写配置字节199

8.6.11 写配置字199

8.6.12 写配置双字200

第9章 PCI-PCI桥201

9.1 采用PCI-PCI桥结构的原因201

9.2 基本术语201

9.3 具有PCI-PCI桥的系统举例202

9.4 PCI-PCI桥的作用204

9.4.1 桥的功能204

9.4.2 桥对总线上交易的处理行为205

9.5 桥配置寄存器206

9.5.1 概述206

9.5.2 头标类型寄存器207

9.5.3 设备的识别207

9.5.4 总线编号寄存器208

9.5.5 命令寄存器209

9.5.6 状态寄存器211

9.5.7 底板/槽编号寄存器212

9.5.8 与地址译码相关的寄存器213

9.5.9 Cache行容量寄存器224

9.5.10 延迟定时寄存器224

9.5.11 BIST寄存器224

9.5.12 与中断相关的寄存器225

9.6 配置过程225

9.6.1 总线编号分配225

9.6.2 底板与槽编号分配225

9.6.3 地址空间分配232

9.6.4 IRQ分配233

9.6.5 显示配置233

9.7 配置与特殊周期过滤236

9.7.1 概述236

9.7.2 特殊周期交易237

9.7.3 类型1配置访问238

9.7.4 类型0配置访问238

9.8 中断确认处理239

9.9 具有负向译码特征的PCI-PCI桥239

9.10 复位240

9.11 仲裁240

9.12 中断支持240

9.12.1 使用中断跟踪的设备240

9.12.2 使用MSI的设备241

9.13 缓冲区管理241

9.13.1 存储器写并无效命令的处理242

9.13.2 关于报告写缓冲区用法的规则.242

9.13.3 多数据期特殊周期请求243

9.14 错误检测与处理243

9.14.1 简介243

9.14.2 地址期奇偶校验错的处理243

9.14.3 读数据期的奇偶校验错244

9.14.4 写数据期的奇偶校验错245

9.14.5 主设备缺省的处理249

9.14.6 目标缺省的处理250

9.14.7 放弃定时器时间溢出250

9.14.8 在第二总线上处理SERR251

附录A PCI局部总线操作规则252

附录B 系统交易顺序256

附录C 互斥访问262

参考文献267