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第一篇 Zynq-7000基础理论3

第1章 可编程Soc设计3

1.1可编程Soc系统3

1.1.1软核及硬核处理器3

1.1.2可编程Soc技术的发展4

1.1.3可编程Soc技术的特点5

1.1.4可编程Soc的设计流程6

1.1.5可编程Soc的开发工具7

1.2 Xilinx Zynq平台13

1.2.1 Zynq平台的功能13

1.2.2处理系统PS特性16

1.2.3可编程逻辑PL特性21

1.2.4互联特性22

1.2.5 Zynq信号、接口和引脚23

1.3 Zynq平台设计方法学31

1.3.1使用PL实现软件算法的优势31

1.3.2设计PL加速器32

1.3.3 PL加速限制32

1.3.4降低功耗33

1.3.5实时减负34

1.3.6可重配置计算35

第2章 AMBA协议规范36

2.1 AMBA规范导论36

2.2 AMBA APB规范37

2.2.1 AMBA APB写传输37

2.2.2 AMBA APB读传输39

2.2.3 AMBA APB错误响应40

2.2.4操作状态41

2.2.5 AMBA3 APB信号42

2.3 AMBA AHB规范43

2.3.1 AMBA AHB结构43

2.3.2 AMBA AHB操作44

2.3.3 AMBA AHB传输类型46

2.3.4 AMBA AHB猝发操作47

2.3.5 AMBA AHB传输控制信号53

2.3.6 AMBA AHB地址译码54

2.3.7 AMBA AHB从设备传输响应55

2.3.8 AMBA AHB数据总线58

2.3.9 AMNA AHB传输仲裁59

2.3.10 AMBA AHB分割传输64

2.3.11 AMBA AHB复位67

2.3.12 AHB数据总线的位宽67

2.3.13 AMBA AHB接口设备69

2.4 AMBA AXI 4规范70

2.4.1 AMBA AXI 4功能71

2.4.2 AMBA AXI 4互联结构79

2.4.3 AXI4-Lite功能80

2.4.4 AXI4-Stream功能81

第二篇 Zynq-7000体系结构87

第3章 Zynq-7000应用处理单元87

3.1应用处理单元87

3.1.1基本功能87

3.1.2系统级视图89

3.2 Cortex-A9处理器90

3.2.1中央处理器90

3.2.2 L1高速缓存93

3.2.3存储器管理单元94

3.2.4接口97

3.2.5 NEON97

3.2.6性能监视单元98

3.3侦听控制单元98

3.3.1地址过滤98

3.3.2 SCU主设备端口99

3.4 L2高速缓存99

3.4.1互斥L2-L1高速缓存配置101

3.4.2高速缓存替换策略101

3.4.3高速缓存锁定102

3.4.4使能/禁止L2高速缓存控制器103

3.4.5 RAM访问延迟控制103

3.4.6保存缓冲区操作104

3.4.7在Cortex-A9和L2控制器之间的优化104

3.4.8预取操作106

3.4.9编程模型106

3.5片上存储器107

3.5.1片上存储器结构107

3.5.2片上存储器功能109

3.6 APU接口114

3.6.1 PL协处理接口114

3.6.2中断接口117

3.7 APU内的TrustZone117

3.7.1 CPU安全过渡118

3.7.2 CP15寄存器访问控制118

3.7.3 MMU安全性119

3.7.4 L1缓存安全性120

3.7.5安全异常控制120

3.7.6 CPU调试TrustZone访问控制120

3.7.7 SCU寄存器访问控制120

3.7.8 L2缓存中的TrustZone支持121

3.8应用处理单元复位121

3.8.1复位功能121

3.8.2复位后的APU状态122

3.9功耗考虑122

3.9.1待机模式123

3.9.2在L2控制器内的动态时钟门控123

3.10系统地址分配124

3.10.1地址映射124

3.10.2系统总线主设备125

3.10.3 I/O外设125

3.10.4 SMC存储器126

3.10.5 SLCF寄存器126

3.10.6杂项PS寄存器127

3.10.7 CPU私有总线寄存器127

3.11中断127

3.11.1中断环境128

3.11.2中断控制器的功能129

3.11.3编程模型133

3.12定时器134

3.12.1 CPU私有定时器和看门狗定时器134

3.12.2全局定时器135

3.12.3系统看门狗定时器136

3.12.4三重定时器/计数器137

3.12.5 I/O信号140

3.13 DMA控制器141

3.13.1 DMA控制器结构及特性141

3.13.2 DMA控制器功能144

3.13.3外部信号153

3.13.4寄存器描述155

3.13.5用于管理器和命令的指令集参考156

3.13.6编程模型参考157

3.13.7编程限制163

3.13.8 DMAC IP配置选项164

第4章 Zynq-7000可编程逻辑资源165

4.1 Zynq-7000可编程逻辑资源特性165

4.2可编程逻辑资源功能167

4.2.1 CLB、Slice和LUT167

4.2.2时钟管理167

4.2.3块RAM168

4.2.4数字信号处理169

4.2.5输入/输出170

4.2.6低功耗串行收发器171

4.2.7 PCI-E模块172

4.2.8模拟/数字转换173

4.2.9配置173

第5章 系统互联结构175

5.1系统互联功能及特性175

5.1.1数据路径177

5.1.2时钟域178

5.1.3连接性179

5.1.4 AXI ID180

5.1.5寄存器180

5.2服务质量181

5.2.1基本仲裁181

5.2.2高级QOS181

5.2.3 DDR端口仲裁182

5.3 AXI_ HP接口182

5.3.1 AXI_ HP接口结构及特点183

5.3.2接口数据宽度186

5.3.3交易类型187

5.3.4命令交替和重新排序187

5.3.5性能优化总结188

5.4 AXI_ACP接口188

5.5 AXI_GP接口189

5.6 AXI信号总结190

5.7 PL接口选择194

5.7.1使用通用主设备端口的Cortex-A9194

5.7.2通过通用主设备的PS DMA控制器（DMAC）194

5.7.3通过高性能接口的PL DMA197

5.7.4通过AXI ACP的PL DMA197

5.7.5通过通用AXI从（GP）的PL DMA200

第6章 系统公共资源特性及功能201

6.1时钟子系统201

6.1.1时钟系统结构及功能201

6.1.2 CPU时钟域202

6.1.3时钟编程实例204

6.1.4时钟系统内生成电路结构205

6.2复位子系统209

6.2.1复位系统结构和层次209

6.2.2启动流程210

6.2.3复位的结果212

第7章 Zynq调试和测试子系统213

7.1 JTAG和DAP子系统213

7.1.1 JTAG和DAP系统功能215

7.1.2JTAG和DAP系统I/O信号217

7.1.3编程模型217

7.1.4 ARM DAP控制器219

7.1.5跟踪端口接口单元TPIU220

7.1.6 XilinxTAP控制器220

7.2 CoreSight系统结构及功能221

7.2.1 CoreSight结构221

7.2.2 CoreSight功能222

第8章 Zynq平台的启动和配置226

8.1 Zynq平台启动和配置功能226

8.2外部启动要求227

8.3BootROM229

8.3.1 BootROM功能229

8.3.2 BootROM头部230

8.3.3启动设备233

8.3.4 BootROM多启动和启动分区查找237

8.3.5调试状态238

8.3.6 BootROM后状态239

8.4器件配置接口242

8.4.1器件配置接口功能243

8.4.2器件配置流程245

8.4.3 PL配置248

8.4.4寄存器集合249

第9章 Zynq平台主要外设模块250

9.1 DDR存储器控制器250

9.1.1 DDR存储器控制器接口及功能251

9.1.2 AXI存储器端口接口253

9.1.3 DDR核交易调度器254

9.1.4 DDRC仲裁255

9.1.5 DDR控制器PHY256

9.1.6 DDR初始化和标定256

9.1.7纠错码258

9.2静态存储器控制器258

9.2.1静态存储器控制器接口及功能259

9.2.2静态存储器控制器和存储器的信号连接261

9.3四-SPI Flash控制器262

9.3.1四-SPI Flash控制器功能263

9.3.2四-SPI控制器反馈时钟265

9.3.3四-SPI Flash控制器接口266

9.4 SD/SDIO外设控制器267

9.4.1 SD/SDIO控制器功能268

9.4.2 SD/SDIO控制器传输协议270

9.4.3 SD/SDIO控制器接口信号连接273

9.5通用输入/输出控制器273

9.5.1通用输入/输出GPIO接口及功能274

9.5.2通用输入/输出GPIO中断功能276

9.6 USB主机、设备和OTG控制器276

9.6.1 USB控制器接口及功能277

9.6.2 USB主机操作模式281

9.6.3 USB设备操作模式282

9.6.4 USB OTG操作模式285

9.7吉比特以太网控制器285

9.7.1吉比特以太网控制器接口及功能286

9.7.2吉比特以太网控制器接口编程向导287

9.7.3吉比特以太网控制器接口信号连接292

9.8 SPI控制器293

9.8.1 SPI控制器的接口及功能294

9.8.2 SPI控制器时钟设置规则296

9.9 CAN控制器296

9.9.1 CAN控制器接口及功能297

9.9.2 CAN控制器操作模式299

9.9.3 CAN控制器消息保存300

9.9.4 CAN控制器接收过滤器300

9.9.5 CAN控制器编程模型301

9.10 UART控制器303

9.11 I2 C控制器307

9.11.1 I2 C速度控制逻辑308

9.11.2 I2 C控制器的功能和工作模式308

9.12 ADC转换器接口310

9.12.1 ADC转换器功能311

9.12.2 ADC命令格式312

9.12.3供电传感器报警312

9.13 PCI-E接口313

第10章 Zynq平台描述规范315

10.1 Zynq平台文件描述规范功能集315

10.2微处理器硬件规范316

10.2.1通用微处理器硬件规范316

10.2.2 AXI系统微处理器硬件规范318

10.2.3 Zynq-7000系统微处理器规范实例319

10.3微处理器外设规范322

10.3.1微处理器规范框架322

10.3.2总线接口规范324

10.3.3 I/O接口规范324

10.3.4选项规范325

10.3.5参数规范327

10.3.6端口规范335

10.3.7设计考虑337

10.4外设分析命令338

10.5黑盒定义340

10.6微处理器软件规范341

10.6.1微处理器软件规范格式341

10.6.2全局参数342

10.6.3实例指定参数343

10.6.4 MDD/MLD指定参数344

10.6.5 OS指定参数344

10.6.6处理器指定参数344

10.7微处理器库定义345

10.7.1库定义文件345

10.7.2 MLD格式规范345

10.7.3 MLD参数描述349

10.7.4设计规则检查350

10.7.5库产生350

10.8微处理器驱动定义351

10.8.1驱动定义文件351

10.8.2 MDD格式规范351

10.9 Xilinx板描述格式353

10.9.1 XBD格式354

10.9.2属性命令354

10.9.3本地参数命令及子属性355

10.9.4本地端口命令及子属性355

10.9.5使用IO_ INTERFACE关联IP356

10.9.6 AXI系统XBD格式357

第11章 高级综合工具HLS361

11.1高级综合工具结构361

11.1.1不同的命令对HLS综合结果的影响362

11.1.2从C中提取硬件结构363

11.2高级综合工具调度和绑定365

11.2.1高级综合工具调度365

11.2.2高级综合工具绑定365

11.3 Vivado HLS工具的优势366

11.4 C代码的关键属性367

11.4.1函数368

11.4.2类型369

11.4.3循环369

11.4.4数组371

11.4.5端口372

11.4.6操作符373

11.5HLS内提供的用于时钟测置的术语374

第三篇 Zynq-7000设计实践377

第12章 Zynq基本处理系统的建立和运行377

12.1使用BSB向导生成Zynq基本系统377

12.1.1 Zynq硬件系统的生成377

12.1.2生成Hello World应用工程384

12.1.3运行Hello World应用工程387

12.2生成和运行存储器测试工程389

12.2.1导入前面的XPS设计到SDK389

12.2.2生成存储器测试工程390

12.2.3运行存储器测试工程391

12.2.4调试存储器测试工程392

12.3生成和运行外设测试工程394

12.3.1导入前面的XPS设计到SDK394

12.3.2生成外设测试工程394

12.3.3运行外设测试工程398

第13章 添加AXI IP到设计400

13.1设计原理400

13.2添加IP到系统设计401

13.2.1创建设计工程401

13.2.2添加 GPIO IP到设计402

13.2.3添加AXI Timer IP到设计403

13.2.4连接中断源到PS404

13.2.5通过EM IO将PS的GPIO连接到PL405

13.2.6添加约束到约束文件406

13.3使用SDK设计和实现应用工程407

13.3.1导入前面的XPS设计到SDK407

13.3.2生成应用工程407

13.3.3运行应用工程413

第14章 基于定制IP实现简单嵌入式系统设计415

14.1创建设计工程415

14.2定制GPIO IP核416

14.2.1产生GPIO IP模板416

14.2.2基于模板构建完整GPIO IP421

14.3添加和连接AXI外设423

14.4添加约束到用户约束文件424

14.5使用SDK设计和实现应用工程425

14.5.1修改模板驱动函数425

14.5.2导入硬件设计到SDK工具425

14.5.3生成新应用工程426

14.5.4添加定制IP核软件驱动到设计426

14.5.5导入应用程序427

14.5.6下载硬件比特流文件到FPGA428

14.5.7运行应用工程429

14.5.8使用XMD分析目标文件429

第15章 基于定制IP实现复杂嵌入式系统设计431

15.1设计原理431

15.1.1 VGA IP核的设计原理431

15.1.2移位寄存器IP核的设计原理433

15.2创建设计工程434

15.3定制VGA IP核435

15.3.1产生VGA IP模板435

15.3.2基于模板构建完整VGA IP436

15.4定制移位寄存器IP核440

15.4.1产生shifter IP模板440

15.4.2基于模板构建完整shifter IP441

15.5添加和连接VGA IP核444

15.6添加和连接shifter IP核444

15.7添加约束到用户约束文件445

15.8使用SDK设计和实现应用工程446

15.8.1修改模板驱动函数446

15.8.2导入硬件设计到SDK工具447

15.8.3生成新的应用工程447

15.8.4添加定制IP核软件驱动到设计447

15.8.5编写应用程序448

15.8.6下载硬件比特流文件到FPGA450

15.8.7运行应用工程451

第16章 软件和硬件协同调试系统452

16.1复制并打开设计工程452

16.2例化AXI Chipscope核452

16.3导入硬件设计到SDK工具455

16.4启动ChipScope Pro硬件调试器455

16.5执行H/S验证456

第17章 Zynq平台配置和启动的实现459

17.1生成SD卡镜像文件并启动459

17.1.1 SD卡接口459

17.1.2复制并打开前面的设计工程460

17.1.3创建第一级启动引导460

17.1.4创建SD卡启动镜像461

17.1.5从SD卡启动引导系统462

17.2生成QSPI Flash镜像并启动463

17.2.1 QSPI Flash接口463

17.2.2创建QSPI Flash镜像463

17.2.3从QSPI Flash启动引导系统464

第18章 基于Zynq HP从端口的数据传输实现465

18.1设计原理465

18.2创建设计工程466

18.3添加并配置AXI CDMA到设计467

18.3.1添加AXI CDMA IP和互联到设计467

18.3.2连接AXI CDMA到设计468

18.3.3添加端口连接470

18.3.4分配地址空间472

18.4使用SDK设计和实现应用工程472

18.4.1软件应用的实现原理472

18.4.2导入硬件设计到SDK473

18.4.3创建新的软件应用工程473

18.4.4导入应用程序474

18.4.5下载硬件比特流文件到FPGA479

18.4.6运行应用工程480

第19章 基于Zynq ACP从端口的数据传输实现481

19.1设计原理481

19.2创建设计工程481

19.3配置PS端口482

19.3.1配置PS32位GPAXI主端口482

19.3.2配置PS的ACP从端口482

19.4添加并连接IP到设计483

19.4.1添加IP到设计483

19.4.2总线连接484

19.4.3端口连接485

19.4.4分配地址空间486

19.5使用SDK设计和实现应用工程486

19.5.1导入硬件设计到SDK486

19.5.2创建新的软件应用工程486

19.5.3导入应用程序487

19.5.4下载硬件比特流文件到FPGA489

19.5.5运行应用工程489

第20章 XADC在Zynq平台上的应用491

20.1设计原理491

20.2创建设计工程493

20.3添加XADC IP到设计494

20.4添加约束到用户约束文件495

20.4.1 Zedboard板上XADC接口495

20.4.2添加约束条件496

20.5使用SDK设计和实现应用工程497

20.5.1导入硬件设计到SDK工具497

20.5.2生成新的应用工程497

20.5.3下载硬件比特流文件到FPGA498

20.5.4运行应用工程498

第21章 Ubuntu操作系统在Zynq平台上实现500

21.1 Ubuntu操作系统环境搭建500

21.1.1安装虚拟机500

21.1.2在虚拟机上安装Ubuntu 12.10505

21.1.3 Linux和Windows文件传输工具CuteFTP安装使用509

21.1.4 Ubuntu相关环境和命令设置509

21.2 u-boot原理及实现511

21.2.1 u-boot结构511

21.2.2下载u-boot源码512

21.2.3 u-boot配置与编译513

21.3内核概述及编译514

21.3.1内核结构514

21.3.2内核编译516

21.4设备树原理及实现516

21.4.1设备树功能516

21.4.2设备树数据格式516

21.4.3设备树的编译518

21.5文件系统原理及实现518

21.6打开设计工程519

21.7使用SDK设计生成软件工程520

21.7.1创建第一级引导启动代码520

21.7.2 SD启动镜像的生成521

21.8验证Ubuntu操作系统的运行523

第22章 μC/OS-Ⅲ操作系统在Zynq平台上的实现524

22.1 μC/OS-Ⅲ操作系统简介524

22.2 μC/OS-Ⅲ操作系统环境构建527

22.3创建设计工程528

22.4建立基于μC/OS-Ⅲ操作系统的软件应用工程529

22.4.1导入设计到SDK中529

22.4.2创建新的μC/OS-Ⅲ设计工程529

22.4.3修改编译环境参数530

22.4.4重新编译设计工程531

22.5运行外设测试工程532

22.5.1配置硬件平台532

22.5.2配置运行环境532

22.6相关文件目录功能533

22.6.1 App、BSP和Documentation文件夹533

22.6.2 μC/CPU文件夹534

22.6.3 μC/CSP文件夹534

22.6.4 μC/LIB文件夹534

22.6.5 μC/OS-Ⅲ文件夹535

22.6.6用于μC/OS-Ⅲ文件夹的Xilinx BSP535

22.7基于μC/OS-Ⅲ操作系统的关键工程文件分析536

22.7.1 Main（）536

22.7.2 AppTaskStart（）537

22.7.3 AppTaskCreate（）539

22.7.4 AppMutexCreate（）539

22.7.5 AppTask1（）540

22.7.6 AppPrint（）540

22.7.7 app_cfg.h541

第23章 HLS在Zynq嵌入式系统设计中的应用542

23.1设计原理542

23.2基于HLS生成FIR滤波器543

23.2.1设计FIR滤波器543

23.2.2运行仿真和验证功能545

23.2.3设计综合546

23.2.4设计优化548

23.2.5运行CoSimulation548

23.2.6实现ISim软件下的仿真549

23.2.7使用指令创建Pcore552

23.2.8生成Pcore核553

23.3创建处理器系统554

23.3.1建立新的设计工程554

23.3.2修改处理器系统外设参数设置555

23.3.3复制Pcore到当前工程555

23.3.4例化并连接生成的Pcore555

23.3.5添加用户约束到用户约束文件558

23.4使用SDK设计和实现应用工程558

23.4.1导入设计到SDK558

23.4.2生成应用工程559

23.4.3导入应用程序559

23.4.4验证硬件设计565

23.4.5运行应用工程565