Verilog数字系统设计与FPGA应用PDF|Epub|txt|kindle电子书版本网盘下载

Verilog数字系统设计与FPGA应用PDF格式电子书版下载

注意：本站所有压缩包均有解压码： 点击下载压缩包解压工具

第1章 绪论1

1.1集成电路设计技术的发展1

1.2 Verilog HDL和V HDL1

1.2.1 Verilog HDL和V HDL的发展历史1

1.2.2 Verilog HDL和V HDL的比较2

1.3 FPGA/CPLD简介3

1.3.1可编程逻辑器件的发展历史3

1.3.2 PAL/GAL3

1.3.3 CPLD4

1.3.4 FPGA5

1.3.5 CPLD与FPGA的区别5

1.3.6 SOPC6

习题16

第2章Verilog HDL基础7

2.1 Verilog HDL的基本单元——模块8

2.1.1简单Verilog HDL程序实例8

2.1.2 Verilog HDL程序的基本结构10

2.1.3逻辑功能描述12

2.2 Verilog HDL基本语法12

2.2.1词法规定13

2.2.2常量及其表示13

2.2.3变量的数据类型15

2.3运算符及表达式20

2.3.1算术运算符20

2.3.2位运算符21

2.3.3缩位运算符21

2.3.4关系运算符21

2.3.5等式运算符22

2.3.6逻辑运算符22

2.3.7移位运算符23

2.3.8位拼接运算符23

2.3.9条件运算符23

2.3.10优先级别24

2.4过程语句24

2.4.1 initial语句24

2.4.2 always语句26

2.5块语句30

2.5.1串行块begin-end30

2.5.2并行块fork-join31

2.6赋值语句32

2.6.1连续赋值32

2.6.2过程赋值33

2.7条件语句37

2.7.1 if-else语句37

2.7.2 case语句39

2.7.3条件的描述完备性41

2.8循环语句44

2.8.1 forever语句45

2.8.2 repeat语句45

2.8.3 while语句46

2.8.4 for语句47

2.8.5 disable语句48

2.9 task和function说明语句49

2.9.1 task说明语句49

2.9.2 function说明语句51

2.9.3 task和function说明语句的不同点53

2.10编译向导54

2.10.1宏定义语句define54

2.10.2文件包含语句include56

2.10.3条件编译命令ifdef、else、 endif57

2.10.4时间尺度命令timescale58

2.11 Verilog HDL设计举例59

2.11.1组合逻辑电路描述59

2.11.2时序逻辑电路61

2.12小结66

习题267

第3章Verilog HDL常用的建模方式69

3.1 Verilog HDL常用的建模描述方式69

3.1.1结构化建模描述方式69

3.1.2数据流建模描述方式81

3.1.3行为建模描述方式82

3.1.4混合设计描述83

3.2 Verilog HDL的抽象分层建模方式84

3.2.1系统级和算法级建模方式86

3.2.2寄存器传输级建模方式86

3.2.3门级建模方式89

3.2.4晶体管开关级建模方式89

3.3小结91

习题392

第4章 有限状态机设计93

4.1 FSM设计方法93

4.1.1使用FSM设计数字系统的优点94

4.1.2设计FSM的基本步骤95

4.1.3设计FSM的基本原则96

4.1.4 FSM的Verilog代码编写方法96

4.2 FSM设计实例99

4.2.1 1001序列信号检测器设计102

4.2.2交通灯信号控制器设计108

4.3基于FPGA的数字系统设计原则和技巧115

4.3.1基本原则115

4.3.2设计技巧118

4.4小结120

习题4120

第5章Verilog代码编写风格121

5.1命名规范121

5.2格式规范122

5.3 RTL可综合代码编写规范124

5.4项目目录规范124

5.5常见错误125

5.6小结125

习题5125

第6章 逻辑验证与测试平台126

6.1测试平台的基本概念126

6.1.1什么是测试平台126

6.1.2测试平台模板127

6.2仿真激励的语法128

6.2.1 initial语句和always语句施加激励128

6.2.2时钟信号的产生129

6.2.3复位信号131

6.2.4并行激励132

6.2.5循环激励133

6.2.6数组激励134

6.2.7强制激励134

6.2.8包含文件135

6.2.9文件的读写136

6.2.10矢量采样136

6.2.11矢量回放137

6.2.12 Matlab137

6.3系统函数和系统任务138

6.3.1 $display、 $write和＄strobe138

6.3.2系统任务＄monitor140

6.3.3 $fopen、 $fclose、 $fdisplay和＄fmonitor141

6.3.4系统任务＄readmemb和＄readmemh142

6.3.5系统任务＄finish和＄stop143

6.3.6系统任务＄random143

6.3.7系统函数＄time和＄realtime144

6.3.8值变转储文件144

6.4实例146

6.5小结148

习题6149

第7章 逻辑综合与静态时序分析150

7.1逻辑综合概述150

7.1.1什么是逻辑综合150

7.1.2逻辑综合的特点151

7.1.3逻辑综合的要求151

7.2逻辑综合流程和语法152

7.3逻辑综合实例158

7.3.1组合电路的综合（4位ALU的层次化综合）159

7.3.2时序电路的综合（数字跑表的综合）166

7.4门级网表的验证174

7.4.1 ALU网表的门级仿真174

7.4.2跑表网表的门级仿真175

7.5形式验证176

7.6物理综合178

7.7静态时序分析178

7.8小结179

习题7179

第8章Altera FPGA/CPLD器件及编程配置180

8.1可编程器件的历史和趋势180

8.2 FPGA/CPLD器件结构181

8.2.1 CPLD的基本结构181

8.2.2 FPGA的基本结构181

8.2.3 FPGA/CPLD的器件选型183

8.3 Altera系列FPGA/CPLD器件184

8.3.1 MAX各系列器件185

8.3.2 Cyclone各系列器件187

8.3.3 Arria各系列器件189

8.3.4 Stratix各系列器件191

8.4编程配置195

8.4.1编程硬件195

8.4.2编程配置策略197

8.4.3下载电缆驱动程序安装指导205

8.4.4 Quartus 9.0下的编程下载205

8.5小结208

习题8208

第9章 数字电路与系统的设计实例209

9.1三层电梯控制器设计209

9.1.1模块划分209

9.1.2电梯控制模块210

9.1.3显示转换模块215

9.1.4分频模块217

9.1.5系统电路图217

9.2出租车计价器设计219

9.2.1系统分析和模块划分219

9.2.2速度调节模块220

9.2.3里程显示模块221

9.2.4金额显示模块223

9.2.5系统电路图226

9.3基于FPGA的电子点菜系统设计228

9.3.1系统分析和模块划分228

9.3.2输入控制模块229

9.3.3 LCD显示模块230

9.3.4菜单存储模块235

9.3.5总价计算模块237

9.3.6 LED显示模块238

9.3.7系统电路图238

9.4基于TRDB LCM的液晶显示模块的应用240

9.4.1 TRDB LCM显示屏简介240

9.4.2 TRDB LCM显示屏的主要参数241

9.4.3模块划分242

9.4.4彩条显示模块244

9.4.5 LCM配置模块249

9.4.6 12S控制器模块250

9.4.7 LCM锁相环253

9.5维纳滤波器设计254

9.5.1维纳滤波算法原理254

9.5.2模块划分254

9.5.3滤波窗口模块254

9.5.4维纳滤波算法模块256

9.5.5联合测试平台257

9.5.6系统电路图259

习题9259

第10章 可编程片上系统261

10.1 SOPC简介261

10.1.1 SOPC开发流程261

10.1.2 NiosⅡ处理器简介262

10.1.3 NiosⅡ外设接口264

10.1.4 Avalon总线274

10.2 SOPC开发实例274

10.3 SOPC设计的常见问题及解决方法285

习题10286

附录A常用EDA软件使用指南287

A1 ModelSim 6.0初学者使用指南287

A1.1 ModelSim仿真功能简介287

A1.2初学者指南288

A2 Quartus 11 9.0的使用304

附录B DE2介绍316

参考文献324