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第一部分　总览1

1.1.1 初始PCI解决方案的作用2

1.1 PCI Express简介2

第1章　体系结构展望2

1.2 与原有总线的比较3

1.2.3 PCI Express的总吞吐量4

1.2.2 总线性能及其插槽数的比较4

1.2.1 作者的声明4

1.3.1 基于33MHz PCI总线的系统5

1.3 I/O总线体系结构展望5

1.2.4 比较每引脚的性能5

1.3.2 基于66MHz PCI总线的系统16

1.3.3 基于66MHz和133MHz PCI-X 1.0总线的平台18

1.4 PCI Express的线路21

1.3.4 基于DDR和QDR PCI-X 2.0总线的平台21

1.4.1 PCI Express的拓扑结构26

1.4.2 PCI Express系统模块图28

1.5 PCI Express规范30

2.1 PCI Express事务简介31

第2章　体系结构概述31

2.1.1 PCI Express事务协议32

2.1.2 一些事务示例35

2.2.1 概述38

2.2 PCI Express的设备层38

2.2.2 设备层及相关的数据包39

2.2.3 各PCI Express设备层的功能42

2.3 非报告存储器读事务示例54

2.5 PCI Express的性能与数据传送效率57

2.4 热插拔57

第二部分　事务协议59

3.1 简介60

第3章　地址空间与事务路由60

3.1.3 端点的路由能力有限61

3.1.2 多端口设备承担路由负荷61

3.1.1 接收器检查3种类型的链路流量61

3.2.2 数据链路层数据包（DLLP）62

3.2.1 有序集62

3.1.4 系统路由策略是可编程的62

3.2 两种类型的本地链路流量62

3.3.2 使用分离事务协议了吗65

3.3.1 用于访问4种地址空间的TLP65

3.3 处理层数据包路由基础65

3.3.4 PCI Express的路由方法与PCI兼容吗67

3.3.3 TLP路由的3种方法67

3.3.6 使用TLP的头信息：概述68

3.3.5 定义数据包格式和路由的头字段68

3.4 应用路由机制69

3.4.1 地址路由70

3.4.2 ID路由72

3.4.3 隐式路由75

3.5.1 路由配置是PCI兼容的吗79

3.5 路由选项的即插即用设置79

3.5.2 基址寄存器（BAR）：类型0、类型1的头81

3.5.3 基址/限界寄存器，只限类型1头84

3.5.4 总线号寄存器，只限类型1头88

4.1.1 为什么要使用基于数据包的事务协议90

4.1 基于数据包的协议简介90

第4章　基于数据包的事务90

4.2.1 组装和拆解TLP92

4.2　处理层数据包92

4.2.2 设备核心请求访问4种空间93

4.2.4 TLP的结构94

4.2.3 所定义的TLP事务变体94

4.2.5 建立事务TLP请求和完成100

4.3 数据链路层数据包115

4.3.3 接收器对DLLP的处理116

4.3.2 DLLP是本地流量116

4.3.1 DLLP的类型116

4.3.4 发送一个数据链路层数据包117

4.3.5 DLLP数据包的类型118

5.1 通过各链路可靠地传输TLP122

第5章　ACK/NAK协议122

5.2.1 ACK/NAK协议中发送器的基本组成124

5.2 ACK/NAK协议的基本组成124

5.2.2 ACK/NAK协议的接收器基本组成127

5.3 ACK/NAK DLLP的格式128

5.4.1 发送器协议详解129

5.4 ACK/NAK协议详解129

5.4.2　接收器协议详解135

5.6 ACK/NAK协议小结142

5.5 利用ACK/NAK协议可靠地处理错误情况142

5.6.1　发送器部分143

5.7 安排数据包时推荐的优先级144

5.6.2　接收器部分144

5.8.1 丢失TLP145

5.8　更多的示例145

5.8.3 丢失跟随NAK DLLP的ACK DLLP146

5.8.2　丢失ACK DLLP或ACK DLLP并有CRC错误146

5.9.1 没有直通转发模式147

5.9 交换器直通转发模式147

5.9.2　交换器直通转发模式148

6.1 服务质量150

第6章　QoS/TC/VC和仲裁150

6.1.1 同步事务支持151

6.1.2　差异性服务152

6.3 流量类别和虚拟通道153

6.2 对QoS/TC/VC和仲裁的看法153

6.3.1 VC分配和TC映射154

6.4.1 虚拟信道仲裁157

6.4 仲裁157

6.4.2 端口仲裁163

6.4.3　交换器仲裁示例167

7.1 流控制的概念170

第7章　流控制170

7.2.1 VC流控制缓冲区的组织172

7.2 流控制缓冲区172

7.3.1 流控制的基本组成173

7.3 流控制机制简介173

7.2.2　流控制信用173

7.2.3 流控制缓冲区的最大容量173

7.4 流控制数据包175

7.5.1 第一阶段——初始化之后的流控制176

7.5 流控制模型的操作——示例176

7.5.2 第二阶段——流控制缓冲区填满178

7.5.3 第三阶段——信用限额计数器翻转179

7.6 通告无限流控制180

7.5.4 第四阶段——FC缓冲区溢出错误检查180

7.7 最小流控制通告181

7.6.3 头和数据通告可能冲突181

7.6.1 谁能通告无限流控制信用181

7.6.2 无限信用通告的特殊用途181

7.8.1 FC初始化序列182

7.8 流控制初始化182

7.9 FC_INIT之后的流控制更新185

7.9.2　流控制更新频率186

7.9.1 FC_Update DLLP的格式和内容186

7.9.3　错误检测定时器——一种伪需求187

8.1　简介189

第8章　事务顺序189

8.3 真正的PCI Express顺序规则190

8.2 生产者／使用者模型190

8.4.1 RO对存储器写和消息的影响191

8.4　灵活的顺序191

8.3.1 真正PCI Express设备的生产者／使用者模型191

8.4.3 强顺序规则总结192

8.4.2 RO对存储器读事务的影响192

8.5.1 强顺序可能导致事务阻塞193

8.5 改变顺序规则，提高性能193

8.5.2 用VC缓冲区完成的顺序管理194

8.6 支持PCI总线和避免死锁195

8.5.3 改进的顺序规则小结195

9.1 发送中断的两种方法198

第9章　中断198

9.2.1 MSI功能寄存器组199

9.2 消息信号中断199

9.2.3 生成MSI中断请求的基础202

9.2.2 MSI配置基础202

9.2.5 中断延迟204

9.2.4 中断处理程序处理时的存储器同步204

9.3.1 背景知识——PCI中断信令205

9.3 传统的PCI中断发送机制205

9.2.6　一些规则、建议等等205

9.3.2　虚拟INTx信令208

9.5 基本系统外围设备必须考虑的特殊情况211

9.4 设备可以同时支持MSI和传统的中断211

9.5.1 示例系统212

10.1 背景214

第10章 错误检测和处理214

10.2.1 PCI Express的错误校验机制215

10.2 PCI Express错误管理简介215

10.2.2　错误报告机制216

10.3 PCI Exprss错误的来源217

10.2.3　错误处理机制217

10.3.2 数据中毒（可选）218

10.3.1 ECRC的产生与校验218

10.3.4 链路流控制相关的错误219

10.3.3　TC到VC映射错误219

10.3.6 分离事务的错误220

10.3.5 畸形处理层数据包（TLP）220

10.4.1 可修正的错误222

10.4 错误分类222

10.5.1 错误消息223

10.5 报告错误的方法223

10.4.2 不可修正的非致命错误223

10.4.3 不可修正的致命错误223

10.6.1 PCI兼容的错误报告机制224

10.6 基本的错误检测和处理224

10.5.2 完成状况224

10.6.2 PCI Express的基本错误处理226

10.7 高级错误报告机制230

10.7.2 粘滞比特的处理231

10.7.1 ECRC的生成和校验231

10.7.3 高级可修正错误的处理232

10.7.4 高级不可修正错误的处理233

10.7.6 根联合体错误跟踪和报告235

10.7.5 错误记录235

10.8 错误记录与报告小结237

第三部分　物理层239

11.1 物理层概述240

第11章　物理层逻辑240

11.1.3 接收逻辑概述242

11.1.2 发送逻辑概述242

11.1.1 声明242

11.2.2 多路复用器（Mux）和多路复用器控制逻辑244

11.2.1 发送（Tx）缓冲区244

11.1.4 物理层链路活动状态电源管理244

11.1.5 链路定向和初始化244

11.2 发送逻辑细节244

11.2.3 字节拆分（可选）247

11.2.4 扰频器251

11.2.5 8b/10b编码253

11.2.6 并行到串行转换器（串行器）261

11.2.9 发送逻辑的其他主题262

11.2.8 发送器（Tx）时钟262

11.2.7 差动发送驱动器262

11.3.1 差动接收器263

11.3 接收逻辑的细节263

11.3.4 符号边界测定（符号锁定）265

11.3.3 串行到并行转换器（反串行器）265

11.3.2 接收时钟的恢复265

11.3.5 接收器时钟补偿逻辑266

11.3.6 通道到通道的相位补偿267

11.3.7 8b/10b解码器268

11.3.8　去扰频器270

11.4 物理层错误处理271

11.3.11 接收缓冲区（Rx缓冲区）271

11.3.9　字节反拆分271

11.3.10 过滤器和数据包校正检查271

12.1 电气物理层概述273

第12章　电气物理层273

12.2 高速电气信令274

12.2.2　阻抗和终结275

12.2.1 时钟要求275

12.2.4 ESD和短路要求276

12.2.3 DC共模电压276

12.2.5　接收器检测277

12.2.6 差动驱动器和接收器278

12.2.8　链路上发送线路的损耗280

12.2.7 电气空闲280

12.2.10　去矫（或预矫）281

12.2.9 AC耦合281

12.3.1 抖动、噪音和信号衰减283

12.3 LVDS眼图283

12.2.11　信标信令283

12.3.2 眼测试（Eye Test）284

12.3.5 噪音和信号衰减使眼变高285

12.3.4 抖动可使眼边加宽或变窄285

12.3.3 最优眼285

12.4.1 概述287

12.4 发送器驱动器特性287

12.5 输入接收器的特性288

12.4.2 发送驱动器一致性测试和测量负载288

12.6 在各种电源状态中的电气物理层状态289

13.1.1 基本复位292

13.1 两类系统复位292

第13章　系统复位292

13.1.2 带内复位或Hot复位294

13.3 从L2低功率状态中的链路唤醒297

13.2 退出复位297

14.1.1 概述299

14.1 链路初始化和定向概述299

第14章　链路初始化和定向299

14.2 链路定向和初始化期间所用的有序集302

14.2.1 TS1和TS2有序集303

14.2.4 SKIP有序集304

14.2.3 FTS有序集304

14.2.2 电气空闲有序集304

14.3.1 概述305

14.3 链路定向和状况状态机（LTSSM）305

14.3.2 LTSSM各状态概述306

14.4 LTSSM各状态详述307

14.4.1 检测状态308

14.4.2 轮询状态309

14.4.3 配置状态312

14.4.4 恢复状态320

14.4.6 LOs状态324

14.4.5 Lo状态324

14.4.7 L1状态327

14.4.8 L2状态328

14.4.9 Hot复位状态329

14.4.11 回环状态330

14.4.10 禁用状态330

14.5.1 链路功能寄存器332

14.5 与LTSSM相关的配置寄存器332

14.5.2　链路状况寄存器333

14.5.3　链路控制寄存器334

第四部分　与电源有关的主题335

15.1 功率预算简介336

第15章　功率预算336

15.2 功率预算的各个要素337

15.3.2 扩充设备限制功率消耗339

15.3.1 扩充端口的插槽功率极限339

15.3 插槽功率极限控制339

15.4 功率预算功能寄存器组340

16.1 简介342

第16章　电源管理342

16.2.1 PCI PM基础343

16.2 配置软件的入门知识343

16.2.2 OnNow Design Initiative计划定义了全部PM344

16.2.3 PCI Express电源管理与ACPI347

16.3.1 PM功能寄存器组352

16.3 设备功能的电源管理352

16.3.2　设备的PM状态353

16.3.3 PCI-PM寄存器详述358

16.4 链路电源管理简介363

16.5 链路活动状态电源管理364

16.5.1 L0s状态366

16.5.2 L1 ASPM状态367

16.5.3 ASPM退出延迟373

16.6.1 D1/D2/D3hot和L1状态376

16.6 软件发起的链路电源管理376

16.6.2 L2/L3准备就绪——切断链路的电源379

16.7 链路唤醒协议和PME的生成381

16.7.1 PME消息382

16.7.3 避免PME消息产生背压（Back Pressure）死锁383

16.7.2 PME序列383

16.7.5 唤醒无法通信的链路384

16.7.4 PME环境384

16.7.6 辅助电源386

第五部分　可选功能387

17.1 背景388

第17章　热插拔388

17.2.2 PCI热插拔和PCI Express热插拔的区别389

17.2.1 突然移除通知389

17.2 PCI Express环境下的热插拔389

17.3.1 软件基本要素390

17.3 支持热插拔所需的基本要素390

17.4.1　开与关状态392

17.4 卡移除与插入过程392

17.3.2　硬件基本要素392

17.4.2 卡移除过程393

17.4.3　卡插入过程395

17.5.2 标准用户接口396

17.5.1 背景396

17.5 标准使用模型396

17.6 标准热插拔控制器信令接口399

17.7.1 插槽功能400

17.7 热插拔控制器编程接口400

17.7.2 插槽控制402

17.7.3　插槽状况和事件管理403

17.7.4 卡插槽与服务器IO模块实现404

17.9.2 驱动程序暂停（可选）407

17.9.1 概述407

17.8 插槽编号407

17.8.1 物理插槽ID407

17.9 终止卡与驱动程序的活动407

17.10 原语408

18.1.1 附加卡连接器409

18.1 简介409

第18章　附加卡与连接器409

18.1.2 辅助信号413

18.1.3 电气要求417

18.1.4 附加卡的互操作性418

18.2.3 提升卡419

18.2.2 服务器IO模块（SIOM）419

18.2 正在开发的外形规格419

18.2.1 概述419

18.2.5 NEWCARD外形规格420

18.2.4　微型PCI Express卡420

第六部分　PCI Express配置423

19.1 设备与功能的定义424

第19章　配置概述424

19.3 系统启动时拓扑未知425

19.2 主总线与二级总线的定义425

19.4.2 功能配置空间426

19.4.1　简介426

19.4 每种功能实现一组配置寄存器426

19.6.3 没有对等配置事务427

19.6.2 配置事务仅能向下游移动427

19.5 主机／PCI桥的配置寄存器427

19.6 由处理器发起的配置事务427

19.6.1 仅根联合体能发起配置事务427

19.9 如何区分PCI到PCI桥与非桥功能428

19.8 如何发现功能428

19.7 配置事务通过总线、设备和功能号路由428

20.1 简介429

第20章　配置机制429

20.2.1　背景430

20.2 PCI兼容配置机制430

20.2.2 PCI兼容配置机制说明431

20.3.1 说明434

20.3 PCI Express增强配置机制434

20.4 类型0配置请求435

20.3.2　规则435

20.5 类型1配置请求436

20.6 PCI兼容配置访问示例437

20.7 增强配置访问示例438

20.8.4 PCI Express与初始化时间439

20.8.3 PCI-X中初始化阶段的定义439

20.8 初始配置访问439

20.8.1 初始化期间会发生什么439

20.8.2 PCI中初始化阶段的定义439

20.8.5 运行期间对CRS接收的RC响应440

21.2 带单个根联合体系统的枚举441

21.1 简介441

第21章　PCI Express枚举441

21.3 枚举带多个根联合体的系统447

21.3.3　枚举过程448

21.3.2 增强配置机制的运行特征448

21.3.1 PCI兼容配置机制的运行特征448

21.4.2 交换器内的多功能设备450

21.4.1 根联合体内的多功能设备450

21.4 根联合体或交换器内的多功能设备450

21.5 嵌入交换器或根联合体中的端点451

21.6.1 概述452

21.6 记住你的身份452

21.7.1 RCRB地址中的问题453

21.7 根联合体寄存器块（RCRB）453

21.6.2 根联合体总线号／设备号的分配453

21.6.3 在ID分配前发起请求453

21.6.4 在ID分配前发起完成453

21.8.3 PCI特殊周期事务454

21.8.2 PCI Express到PCI桥或PCI Express到PCI-X桥的问题454

21.7.2 有关RCRB的其他信息454

21.8 其他规则454

21.8.1 分割配置事务要求单个完成454

22.1.1 概述455

22.1 头类型0（Header Type 0）455

第22章　PCI兼容配置寄存器455

22.1.2 兼容PCI的头类型0寄存器456

22.1.4 用于识别设备驱动程序的寄存器457

22.1.3 与PCI不兼容的头类型0寄存器457

22.1.6 BIST寄存器460

22.1.5　头类型寄存器460

22.1.7 功能指针寄存器461

22.1.9 扩展ROM基址寄存器463

22.1.8 CardBus CIS指针寄存器463

22.1.10　命令寄存器464

22.1.11　状况寄存器466

22.1.14 中断线寄存器467

22.1.13 主控器延时定时器寄存器467

22.1.12　缓存行大小寄存器467

22.1.16　基址寄存器468

22.1.15 中断引脚寄存器468

22.2.2 兼容PCI的头类型1寄存器474

22.2.1 概述474

22.1.17 Min_Gnt/Max_Lat寄存器474

22.2 头类型1（Header Type 1）474

22.2.3 与PCI不兼容的头类型1寄存器475

22.2.5 总线号寄存器476

22.2.4 术语476

22.2.12 功能指针寄存器478

22.2.11 BIST寄存器478

22.2.6　厂商ID寄存器478

22.2.7　设备ID寄存器478

22.2.8 修订版ID寄存器478

22.2.9　类代码寄存器478

22.2.10 头类型寄存器478

22.2.14 桥的存储器、寄存器组和设备ROM479

22.2.13 基本事务过滤机制479

22.2.15 桥的IO过滤器480

22.2.16 桥的可预取存储器过滤器485

22.2.18　桥命令寄存器491

22.2.17 桥的存储器映射IO过滤器491

22.2.19　桥状况寄存器494

22.2.22 与桥中断有关的寄存器497

22.2.21 桥延迟定时器寄存器497

22.2.20 桥高速缓存行大小寄存器497

22.3.1 AGP功能498

22.3 PCI兼容功能498

22.3.2 关键产品数据（VPD）功能500

22.3.4 机箱与插槽号的分配506

22.3.3 机箱／插槽编号寄存器简介506

第23章　扩展ROM512

23.1 ROM的作用——可在启动期间使用的设备512

23.2 ROM检测513

23.3 必需的ROM映射514

23.4 ROM的内容514

23.4.1 多代码映像514

23.4.2 代码映像的格式515

23.5 初始化代码的执行519

23.6 开放固件简介521

23.6.1　概述521

23.6.2 通用设备驱动程序的格式521

23.6.3 传递资源列表到即插即用OS522

第24章　Express专用配置寄存器524

24.1 简介524

24.2.1 简介525

24.2 PCI Express功能寄存器组525

24.2.2　必需的寄存器526

24.2.3　插槽寄存器538

24.2.4 根端口寄存器542

24.3.1 概述544

24.3.2 高级错误报告功能544

24.3 PCI Express扩展功能544

24.3.3 虚拟信道（VC）功能547

24.3.4　设备序列号功能寄存器组557

24.3.5 功率预算功能寄存器组558

24.4 RCRB559

24.4.1 概述559

24.4.4 RCRB中的扩展功能寄存器组560

24.4.3 对RCRB的不对齐或锁定访问560

24.4.5 RCRB丢失链路560

24.4.2 固件向OS提供每个RCRB的基地址560

A.1 目的562

A.2 串行总线的拓扑结构562

附录A 测试、调试和验证562

A.3 双单工563

A.4 设置分析仪、捕获和触发条件564

A.5 链路定向，通信的第一步565

A.6 插槽连接器与mid-bus垫569

A.7 练习：深入的验证570

A.8.1　概述572

A.8.2　高速PCB的设计要求572

A.8 信号完整性、设计和测量572

附录B PCI Express体系结构的市场及应用575

B.1 简介575

B.2.1 桌面系统576

B.2.2 服务器系统576

B.2 企业计算系统576

B.2.3 嵌入式控制系统577

B.2.4　存储系统577

B.2.5　通信系统579

B.3 小结580

C.2 使用模型581

C.1 简介581

C.2.1 智能适配器581

附录C 用PCI Express技术实现智能适配器和多主机系统581

C.2.3 多处理器系统582

C.3 使用PCI的多处理器实现历史582

C.2.2 主机故障转移582

C.4 在PCI Express基本系统中实现多主机／智能适配器583

C.4.1 示例：在PCI Express基本系统中实现智能适配器585

C.4.2 示例：在PCI Express系统中实现故障转移586

C.4.3 示例：在PCI Express基本系统中实现双主机587

C.5 小结588

C.6.1 直接地址转换589

C.6.2 基于查找表的地址转换589

C.6 地址转换589

C.6.3 下游BAR限界寄存器590

C.6.4 转发64位地址的存储器事务590

附录D 类代码592

E.2 背景599

E.1 简介599

E.3 PCI Express锁定协议599

附录E 锁定事务系列599

E.3.1 锁定消息——虚拟锁定信号600

E.3.2 锁定协议序列——一个示例600

E.4 锁定规则小结602

E.4.1 与锁定事务的发起和传播有关的规则602

E.4.2 与交换器有关的规则603

E.4.5 与传统端点有关的规则604

E.4.4 与根联合体有关的规则604

E.4.6 与PCI Express端点有关的规则604

E.4.3 与PCI Express/PCI桥有关的规则604