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第1章 绪论1

1.1 测试优化方法简介3

1.2 测试优化中的关键问题6

1.2.1 测试压缩中X位的处理6

1.2.2 快速功耗估计与测试功耗优化7

1.2.3 测试外壳设计与测试调度算法8

1.3 本书章节组织结构10

参考文献12

第2章 测试激励压缩13

2.1 测试激励压缩13

2.1.1 测试激励数据中的X位15

2.1.2 激励压缩中的相关术语16

2.1.3 激励压缩方法分类19

2.2 基于Variable-Tail编码的压缩方法25

2.2.1 激励压缩中的编码设计25

2.2.2 Variable-Tail编码27

2.2.3 实验及分析31

2.3 周期可重构测试压缩方法34

2.3.1 周期可重构技术及解压缩电路结构34

2.3.2 周期可重构MUX网络的自动综合算法37

2.3.3 测试压缩率分析39

2.4 本章小结42

参考文献42

第3章 测试响应压缩45

3.1 测试响应压缩45

3.1.1 响应压缩中的相关术语47

3.1.2 时间维和空间维混合压缩和未知位48

3.2 时空维混合压缩方法49

3.2.1 失效芯片中错误位分布及卷积编码50

3.2.2 改进的（n,n—1,m,d）卷积码设计52

3.2.3 压缩电路的两种不同实现形式55

3.3 未知位容忍技术57

3.4 诊断设计63

3.5 混淆率方面的一些实验结果64

3.6 激励压缩和响应压缩的结合——商业EDA工具分析66

3.7 本章小结70

参考文献70

第4章 动态功耗估计73

4.1 动态功耗模型73

4.1.1 动态功耗来源73

4.1.2 跳变功耗模型76

4.1.3 UMCF电路模型77

4.2 功耗敏感性分析79

4.2.1 功耗敏感性分析方法79

4.2.2 动态功耗敏感性分析84

4.2.3 静态功耗敏感性分析85

4.2.4 敏感性分析应用86

4.3 冒险共振及应用87

4.3.1 冒险叠加现象88

4.3.2 状态空间压缩91

4.3.3 实验及分析92

4.4 上电瞬态功耗估计94

4.4.1 电源门控方法95

4.4.2 上电电流模型96

4.4.3 遗传算法优化方法98

4.4.4 实验及分析99

4.5 体系结构级功耗估计101

4.5.1 体系结构级功耗估计102

4.5.2 体系结构级功耗模型104

4.5.3 实验及分析105

4.6 动态测试功耗估计108

4.6.1 相关术语108

4.6.2 动态测试功耗计算模型109

4.7 本章小结110

参考文献110

第5章 动态测试功耗优化113

5.1 扫描测试功耗问题113

5.2 移位与捕获测试功耗115

5.2.1 移位测试功耗分析115

5.2.2 捕获测试功耗分析118

5.3 动态测试功耗优化方法分类121

5.4 基于扫描链调整的动态测试功耗优化123

5.4.1 基于可测试性设计的测试功耗优化方法相关研究123

5.4.2 扫描单元分组连接技术126

5.4.3 扫描链划分与排序技术130

5.4.4 移位功耗优化效果及硬件开销实验数据分析134

5.5 基于测试向量调整的动态测试功耗优化138

5.5.1 基于测试向量填充的动态测试功耗优化138

5.5.2 基于测试向量排序的动态测试功耗优化157

5.6 本章小结163

参考文献163

第6章 静态测试功耗优化167

6.1 静态功耗模型167

6.2 静态功耗估计168

6.2.1 静态功耗堆栈效应169

6.2.2 静态功耗查表估计法171

6.2.3 模拟器实现及验证172

6.3 静态测试功耗优化174

6.3.1 基于X位的漏电流优化技术175

6.3.2 扫描功耗闩锁180

6.4 本章小结187

参考文献187

第7章 测试压缩与测试功耗协同优化190

7.1 基于随机访问扫描设计的协同优化190

7.1.1 CSCD设计190

7.1.2 效果分析197

7.1.3 实验及分析199

7.2 基于测试向量填充的协同优化202

7.2.1 主流编码测试压缩技术203

7.2.2 低功耗测试压缩基础206

7.2.3 基于选择编码方案的低功耗测试压缩方案207

7.2.4 实验及分析216

7.3 基于Variable-Tail编码的协同优化218

7.3.1 测试压缩率优化219

7.3.2 测试中移位功耗的优化220

7.3.3 测试数据压缩和测试功耗的协同优化221

7.4 基于芯核并行外壳设计的协同优化223

7.4.1 芯核测试外壳设计224

7.4.2 串行测试外壳设计的代价225

7.4.3 扫描切片重叠和部分重叠227

7.4.4 并行外壳设计方法229

7.4.5 实验及分析235

7.5 本章小结237

参考文献238

第8章 系统芯片的测试调度242

8.1 系统芯片测试简介242

8.2 测试访问机制244

8.2.1 基于总线的测试访问机制244

8.2.2 基于片上网络的测试访问机制245

8.3 基于双核扫描链平衡的测试调度246

8.3.1 基于总线的测试调度相关研究246

8.3.2 扫描链平衡设计247

8.3.3 基于双核扫描链平衡的测试调度方法248

8.4 基于片上网络的交错式测试调度255

8.4.1 片上网络测试相关工作介绍255

8.4.2 低功耗片上网络测试调度259

8.4.3 实验及分析267

8.5 本章小结271

参考文献272

第9章 测试向量集与测试流程优化275

9.1 引言275

9.2 测试向量集优化276

9.2.1 固定型故障测试向量生成276

9.2.2 时延故障测试向量生成277

9.2.3 非压缩模式下的测试向量集优化282

9.2.4 压缩模式下的测试向量集优化284

9.3 测试流程优化285

9.3.1 测试项目有效性286

9.3.2 测试流程优化算法287

9.3.3 实验及分析288

9.4 本章小结289

参考文献290

第10章 测试优化技术在龙芯通用处理器中的应用291

10.1 通用处理器DFT面临的挑战291

10.2 测试优化技术在龙芯2E中的应用292

10.2.1 DFT方案设计总体框架结构293

10.2.2 扫描设计293

10.2.3 存储器内建自测试294

10.2.4 测试向量产生296

10.2.5边界扫描设计300

10.3 测试优化技术在龙芯2F中的应用302

10.3.1 龙芯2F高性能通用处理器的测试难点303

10.3.2 龙芯2F可测试性设计结构304

10.3.3 支持实速测试的可测试性时钟电路设计305

10.3.4 实速测试的测试生成310

10.3.5 扫描与混合测试压缩结构设计314

10.3.6 嵌入式存储器内建自测试与诊断电路设计317

10.3.7 边界扫描结构设计319

10.3.8 测试功耗控制结构设计320

10.3.9 测试向量生成与测试结果分析321

10.3.10 与主流处理器DFT比较324

10.4 本章小结327

参考文献327

第11章 总结与展望329

11.1 总结329

11.2 展望333

11.2.1 测试压缩333

11.2.2 测试功耗优化333

11.2.3 测试调度334

参考文献335

索引336