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第1章　EDA技术与数字系统设计1

内容提要1

1.1　引言1

1.2　EDA技术及其发展2

1.3　数字系统的设计技术3

1.3.1　Top-down设计4

1.3.2　Bottom-up设计5

1.3.3　IP复用技术与SoC5

1.4　数字系统的实现方式6

1.5　数字系统的设计输入方式7

1.6　数字系统设计的流程9

1.6.1　设计输入9

1.6.2　综合10

1.6.3　适配11

1.6.4　仿真12

1.6.5　编程12

1.7　常用的EDA设计工具12

1.7.1　集成的CPLD/FPGA开发工具12

1.7.2　设计输入工具13

1.7.3　逻辑综合器13

1.7.4　仿真器14

1.7.5　版图设计软件及其他常用EDA 工具15

习题16

第2章　CPLD/FPGA的结构与配置17

内容提要17

2.1 概述17

2.2　PLD的分类18

2.2.1　PLD的集成度分类18

2.2.2　按编程特点分类19

2.2.3　按结构特点分类20

2.3　PLD的基本结构20

2.3.1　PLD器件的基本结构20

2.3.2　PLD电路的表示方法21

2.3.3　简单PLD的结构22

2.4　CPLD的结构与特点24

2.4.1　Lattice的CPLD结构特点25

2.4.2　Altera的CPLD结构特点28

2.5　FPGA的结构与特点33

2.5.1　Xilinx的FPGA结构特点33

2.5.2　Altera的FPGA结构特点36

2.6　在系统编程与边界扫描测试技术43

2.6.1　在系统编程技术（ISP）44

2.6.2　边界扫描测试（BST）技术45

2.7　CPLD/FPGA器件产品概述47

2.7.1　Lattice的CPLD/FPGA器件47

2.7.2　Xilinx的CPLD/FPGA器件49

2.7.3　Altera的CPLD/FPGA器件53

2.8 CPLD/FPGA器件的配置58

2.8.1　ByteBlaster及其使用58

2.8.2　CPLD器件的配置59

2.8.3　FPGA器件的配置60

2.9　PLD器件的发展趋势65

习题65

第3章　原理图设计输入方式66

内容提要66

3.1 原理图设计的流程66

3.2　Quartus Ⅱ原理图设计69

3.2.1　半加器原理图输入69

3.2.2　半加器编译73

3.2.3　半加器仿真75

3.2.4　全加器设计与仿真78

3.3　MAX+plus Ⅱ原理图设计79

3.3.1　原理图设计输入80

3.3.2　编译与手动调整84

3.3.3　仿真与时间特性分析88

3.3.4　编程下载91

3.4　基于LPM宏单元库的设计94

3.4.1　LPM宏单元库94

3.4.2　LPM设计举例96

习题97

第4章　基于硬件描述语言的设计100

内容提要100

4.1　基于HDL文本输入的设计流程100

4.2　Quartus Ⅱ文本设计举例101

4.2.1　创建工程文件101

4.2.2　编译103

4.2.3　仿真105

4.3　MAX+plus Ⅱ文本设计举例106

4.4　Synplify pro文本设计举例109

4.4.1　用Synplify Pro综合的过程110

4.4.2　Synplify Pro与MAX+plus Ⅱ的接口114

4.4.3　Synplify Pro与Quartus Ⅱ的接口116

4.5　Synplify文本设计举例116

4.6　ModelSim仿真举例119

4.6.1　ModelSim功能仿真120

4.6.2　ModelSim时序仿真125

4.7　ispLEVER文本设计举例126

习题129

第5章　Verilog HDL数字设计初步130

内容提要130

5.1　Verilog HDL语言的历史及与C语言的比较130

5.2　Verilog HDL设计举例132

5.2.1　4位全加器和4位计数器132

5.2.2　综合与仿真133

5.3　Verilog HDL模块的基本结构137

5.4　Verilog HDL语言要素140

5.4.1　空白符和注释140

5.4.2　标志符、运算符和关键字141

5.5　常量141

5.6　数据类型和变量144

5.6.1　连线型145

5.6.2　寄存器型146

5.6.3　parameter147

5.7　寄存器和存储器147

5.8　运算符148

5.8.1　运算符149

5.8.2　运算符的优先级152

习题153

第6章　Verilog HDL行为语句154

内容提要154

6.1　概述154

6.2　过程语句155

6.2.1　always过程语句155

6.2.2　initial语句159

6.3　块语句160

6.3.1　串行块begin-end160

6.3.2　并行块fork-join161

6.4　赋值语句162

6.4.1　持续赋值与过程赋值162

6.4.2　阻塞赋值与非阻塞赋值163

6.5　条件语句164

6.5.1　if-else语句164

6.5.2　case语句165

6.5.3　条件语句使用要点168

6.6　循环语句169

6.6.1　for语句169

6.6.2　repeat语句170

6.6.3　while和forever语句171

6.7　编译向导173

6.7.1　宏替换'define173

6.7.2　文件包含'include174

6.7.3　条件编译'ifdef、'else、'endif175

6.8　任务和函数175

6.8.1　任务（task）175

6.8.2　函数（function）178

6.8.3　任务和函数的区别181

6.9　顺序执行与并发执行182

6.10　Verilog-2001语法结构简介184

习题187

第7章　Verilog HDL数字设计的层次与风格188

内容提要188

7.1　Verilog HDL数字设计的层次188

7.2　结构描述189

7.2.1　Verilog HDL内置门元件189

7.2.2　门级结构描述191

7.3　行为描述192

7.4　数据流描述193

7.5　不同描述风格的设计195

7.5.1　半加器195

7.5.2　1位全加器196

7.5.3 4位全加器198

习题199

第8章　仿真200

内容提要200

8.1　概述200

8.2　系统任务与系统函数201

8.3　用户自定义元件（UDP）205

8.3.1　组合电路UDP元件206

8.3.2　时序逻辑UDP元件208

8.4　延时模型的表示210

8.4.1　时间标尺定义timescale210

8.4.2　延时的表示与延时说明块211

8.5　数字电路的仿真212

8.5.1　测试平台（TestBench）212

8.5.2　测试程序的编写213

8.5.3　组合电路的仿真215

8.5.4　时序电路的仿真219

习题220

第9章　Verilog HDL数字电路设计实践221

内容提要221

9.1　基本组合电路的设计221

9.1.1　门电路221

9.1.2　编译码器223

9.1.3　数据选择器226

9.1.4　用组合电路实现的ROM227

9.2　基本时序电路的设计228

9.2.1　D触发器与JK触发器228

9.2.2　锁存器与寄存器229

9.2.3　计数器232

9.2.4　ROM/RAM模块233

9.2.5　串并转换器234

9.3　简易微处理器的设计234

9.4　乘累加器（MAC）的设计236

9.5　数字跑表238

9.6　4位数字频率计240

9.7　交通灯控制器243

9.8　乐曲演奏电路246

9.8.1　音调、音长的控制247

9.8.2　源代码248

9.9 自动售饮料机的设计251

9.10　实用多功能数字钟253

9.11　计费器设计257

习题260

第10章　设计方法与设计优化261

内容提要261

10.1　设计的可综合性261

10.1.1　可综合的设计261

10.1.2　可综合的Verilog HDL结构262

10.2　流水线设计技术264

10.3 资源共享267

10.4　有限状态机（FSM）设计271

10.4.1　基于状态机的设计271

10.4.2　频率计控制器设计举例273

10.4.3　基于状态机的设计要点275

10.5　多层次结构电路的设计277

10.5.1　图形与文本混合设计277

10.5.2　文本设计278

10.6　进程280

10.6.1　进程280

10.6.2　进程间的通信281

10.7　阻塞赋值与非阻塞赋值282

10.7.1　阻塞赋值与非阻塞赋值的区别282

10.7.2　使用阻塞和非阻塞赋值应遵循的原则283

10.8　片内存储器的使用287

10.8.1　FPGA器件的片内存储器287

10.8.2　设计举例288

10.9　FPGA设计中毛刺的消除290

习题293

第11章　数字系统设计开发实例294

内容提要294

11.1　加法器设计294

11.1.1　级连加法器294

11.1.2　并行加法器295

11.1.3　超前进位加法器296

11.1.4　流水线加法器299

11.2　乘法器设计299

11.2.1　并行乘法器299

11.2.2　移位相加乘法器300

11.2.3　查找表乘法器301

11.2.4　加法树乘法器302

11.3 可调信号发生器的FPGA实现304

11.3.1　顶层设计304

11.3.2　波形数据ROM定制308

11.3.3　编译与仿真311

11.3.4　引脚锁定及编程下载314

11.3.5　使用嵌入式逻辑分析仪进行实时测试315

11.4　设计FIR数字滤波器319

11.4.1　FIR滤波器的结构319

11.4.2　抽头系数的编码320

11.4.3　源代码及仿真320

11.5　数字相关器323

11.6　信道编译码器的实现325

11.6.1　线性分组码编译码器326

11.6.2　循环码编译码器328

11.7　CRC校验码332

习题334

第12章　实验与设计335

内容提要335

实验1　MAX+plus Ⅱ原理图方式设计二分频器335

一、实验目的335

二、实验步骤335

实验2　MAX+plus Ⅱ原理图方式设计半加器341

一、实验目的341

二、实验内容341

三、实验步骤341

实验3　Quartus Ⅱ原理图方式设计4×4二进制乘法器343

一、实验目的343

二、实验内容343

三、实验思考题347

实验4　MAX+plus Ⅱ文本方式设计分频器347

一、实验目的347

二、实验步骤347

三、实验思考题349

实验5 原理图和文本混合设计方式350

一、实验目的350

二、实验内容350

实验6　Synplify文本设计353

一、实验目的353

二、实验内容353

三、实验步骤354

四、实验思考题356

实验7　Verilog HDL时序逻辑电路的设计356

一、实验目的356

二、实验内容357

三、实验步骤357

四、实验思考题358

实验8　阻塞赋值与非阻塞赋值的区别359

一、实验目的359

二、实验内容359

三、实验步骤360

四、实验注意事项360

五、实验思考题360

实验9　流水线设计技术及性能分析361

一、实验目的361

二、实验内容361

三、实验步骤363

实验10　使用有限状态机进行设计364

一、实验目的364

二、实验内容364

三、实验步骤366

四、实验注意事项366

五、实验思考题366

附录A　相关术语与缩略语368

附录B　Verilog HDL（IEEE Std 1 364-1 995）关键字372

附录C　Synplify Pro/Synplify可综合的Verilog结构373

附录D　MAX+plus Ⅱ支持的Verilog HDL结构374

参考文献375