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第1章 Verilog HDL基础知识1

1.1 Verilog HDL的基础语言知识1

1.1.1 综述1

1.1.2 Verilog HDL语法特性2

1.1.3 Verilog HDL数据类型4

1.1.4　Verilog HDL运算符5

1.1.5　Verilog HDL程序结构6

1.2　ModelSim SE使用简介8

第2章　加法器／计数器实例10

2.1 1bit半加法器adder设计实例10

2.1.1 1bit半加法器adder设计10

2.1.2　adder Testbench设计11

2.1.3　adder Testbench执行结果及仿真波形12

2.2　1bit全加法器full_add设计实例13

2.2.1 1bit全加法器full_add设计13

2.2.2　full_add Testbench设计15

2.2.3　full_add Testbench执行结果及仿真波形16

2.3 同步4bit全加法器adder4设计实例17

2.3.1 同步4bit全加法器adder4设计17

2.3.2 adder4 Testbench设计18

2.3.3 adder4 Testbench执行结果及仿真波形20

2.4 4bit计数器count4设计实例22

2.4.1 4bit计数器count4设计22

2.4.2 count4 Testbench设计22

24.3 count4 Testbench执行结果及仿真波形23

2.5 8bit BCD码计数器count60设计实例24

2.5.1 8bit BCD码计数器count60设计24

2.5.2 count60 Testbench设计27

2.5.3 count60 Testbench执行结果及仿真波形27

第3章 乘法器／除法器实例29

3.1 加法树乘法器add_tree_mult设计实例29

3.1.1 加法树乘法器add_tree_mult设计29

3.1.2 add tree mult Testbench设计32

3.1.3 add_tree_mult Testbench执行结果及仿真波形33

3.2 查找表乘法器lookup_mult设计实例34

3.2.1 查找表乘法器lookup_mult设计34

3.2.2 lookup_mult Testbench设计37

3.2.3 lookup_mult Testbench执行结果及仿真波形37

3.3 布尔乘法器booth_mult设计实例39

3.3.1 布尔乘法器booth_mult设计39

3.3.2 booth_mult Testbench设计42

3.3.3 booth_mult Testbench执行结果及仿真波形44

3.4 移位除法器shift_divider设计实例46

3.4.1 移位除法器shift_divider设计46

3.4.2 shift_divider Testbench设计52

3.4.3 shift_divider Testbench执行结果及仿真波形55

第4章 编码器／译码器实例57

4.1 二进制编码器bin_enc设计实例57

4.1.1 二进制编码器bin_enc设计57

4.1.2 bin_enc Testbench设计59

4.1.3 bin_enc Testbench执行结果及仿真波形60

4.2 曼彻斯特编译码器manch_ed设计实例60

4.2.1 曼彻斯特编码器manch_en设计60

4.2 manch_en Testbench设计63

4.2 manch_en Testbench执行结果及仿真波形64

4.2.4 曼彻斯特译码器manch_de设计65

4.2.5 manch_de Testbench设计67

4.2.6 manch_de Testbench执行结果及仿真波形68

4.2.7 曼彻斯特编译码器manch_ed设计69

4.3 密勒译码器miller_de设计实例70

4.3.1 密勒译码器miller_de总体设计70

4.3.2 检测模块signal_detect设计71

4.3.3 signal_detect Testbench设计73

4.3.4 signal_detect Testbench执行结果及仿真波形75

4.3.5 译码模块decode设计76

4.3.6 decode Testbench设计79

4.3.7 decode Testbench执行结果及仿真波形80

4.3.8 密勒译码器miller_de顶层设计81

第5章 状态机实例83

5.1 状态机介绍83

5.2 16位乘法器状态机实现84

5.2.1 16位乘法器mult16设计84

5.2.2 mult16 Testbench设计86

5.3 交通控制灯控制设计87

5.3.1 交通控制灯traffic总体构架87

5.3.2 traffic状态机设计88

5.3.3 traffic Testbench设计91

5.3.4 traffic Testbench执行结果及仿真波形93

5.4 PCI总线目标接口状态机设计93

5.4.1 PCI总线介绍93

5.4.2 PCI总线目标接口总体构架94

5.4.3 PCI总线目标接口State Machine设计95

5.4.4 PCI Target Testbench设计106

5.4.5 PCI Target Testbench执行结果及仿真波形108

第6章 SPI Master Controller实例111

6.1 SPI协议介绍111

6.2 SPI Master Controller设计113

6.2.1 SPI Master Controller总体构架113

6.2.2 时钟产生模块spi_clgen设计113

6.2.3 串行接口模块spi_shift设计115

6.2.4 spi_top顶层模块设计121

6.3 SPI Master Controller Testbench设计126

6.3.1 spi_top Testbench总体构架126

6.3.2 模拟Wishbone master模块设计126

6.3.3 模拟SPI slave模块设计128

6.3.4 spi_top Testbench顶层模块设计129

6.3.5 spi_top Testbench执行结果及仿真波形129

第7章 I2C Master Controller实例132

7.1 I2C总线介绍132

7.2 I2C Master Controller设计135

7.2.1 I2C Master Controller总体构架135

7.2.2 bit传输模块i2c_master_ bit_ctrl设计136

7.2.3 byte传输模块i2c_master_byte_ctrl设计142

7.2.4 i2c_master_top模块设计146

7.3 I2C Master Controller Testbench设计150

7.3.1 i2c_master_top Testbench总体构架150

7.3.2 Wishbone master模块设计150

7.3.3 i2c_slave_model模块设计151

7.3.4 i2c_master_top Testbench顶层模块设计155

7.3.5 i2c_master_top Testbench执行结果及仿真波形160

第8章 CAN Protocol Controller实例162

8.1 CAN Protocol Controller总体构架162

8.2 CAN Protocol Controller模块设计165

8.2.1 CAN Protocol Controller总体构架165

8.2.2 位时序操作模块can_btl设计166

8.2.3 bit stream处理模块can_bsp设计171

8.3 CAN Protocol Controller Testbench设计181

8.3.1 can_top Testbench总体构架181

8.3.2 Test task设计181

8.3.3 can_top Testbench顶层模块设计185

8.3.4 can_top Testbench执行结果及仿真波形187

第9章 Memory模块实例190

9.1 异步FIFO设计实例190

9.1.1 异步FIFO简介190

9.1.2 异步FIFO设计192

9.1.3 异步FIFO Testbench设计194

9.2 DDR SDRAM Controller设计实例200

9.2.1 SDRAM简介200

9.2.2 DDR SDRAM Controller设计201

9.2.3 DDR SDRAM Controller Testbench设计212

第10章 JPEG图像压缩模块实例218

10.1 JPEG图像压缩模块简介218

10.2 色度空间转换CSC设计实例219

10.2.1 色度空间简介219

10.2.2 色度空间转换CSC设计220

10.2.3 色度空间转换CSC Testbench设计223

10.3 离散余弦变换DCT设计实例226

10.3.1 离散余弦变换简介226

10.3.2 离散余弦变换DCT设计227

10.3.3 离散余弦变换DCT Testbench设计235

10.4 量化取整QNR设计实例238

10.4.1 量化取整简介238

10.4.2 量化取整QNR设计239

10.4.3 量化取整QNR Testbench设计244

10.5 哈夫曼编码huffman_enc设计实例248

10.5.1 哈夫曼编码简介248

10.5.2 哈夫曼编码huffman_enc设计248

10.5.3 哈夫曼编码huffman_enc Testbench设计252

第11章 DES/AES加密模块实例258

11.1 DES加密模块设计258

11.1.1 DES加密算法介绍258

11.1.2 DES加密模块设计260

11.1.3 DES加密模块Testbench设计276

11.2 AES加密模块设计279

11.2.1 AES加密算法介绍279

11.2.2 AES加密模块设计280

11.2.3 AES加密模块Testbench设计295

第12章 ATA主机控制器实例300

12.1 ATA协议介绍300

12.1.1 ATA协议300

12.1.2 ATA数据传输方式300

12.1.3 ATA命令传输301

12.2 ATA主机控制器设计302

12.2.1 ATA主机控制器总体构架302

12.2.2 atahost_controller设计304

12.2.3 PIO时序控制器atahost_pio_tctrl设计307

12.2.4 运行计数器模块ro_cnt设计310

12.2.5 atahost_wb_slave设计311

12.3 ATA主机控制器Testbench设计317

12.3.1 ATA主机控制器Testbench总体构架317

12.3.2 ATA设备ata_device设计317

12.3.3 io_test1 Task设计321

12.3.4 io_test2 Task设计323

12.3.5 int_test Task设计327

12.3.6 rst_test Task设计329

12.3.7 test_bench_top设计330

12.3.8 ATA主机控制器Testbench执行结果及仿真波形332

第13章 8位RISC-CPU实例335

13.1 RISC-CPU介绍335

13.1.1 RISC-CPU基本构架335

13.1.2 RISC-CPU的功能及模块的划分336

13.2 RISC-CPU设计336

13.2.1 RISC-CPU总体构架336

13.2.2 算术逻辑单元alu设计339

13.2.3 可选扩展模块exp设计340

13.2.4 指令译码器idec设计342

13.2.5 寄存器文件regs设计345

13.2.6　可编程存储器pram设计346

13.2.7　cpu设计347

13.3　RISC-CPU Testbench设计358

13.3.1　RISC-CPU Testbench总体构架358

13.3.2　RISC-CPU Task设计359

13.3.3　RISC-CPU Testbench顶层设计363

13.3.4　RISC-CPU Testbench执行结果及仿真波形364

缩略语366

参考文献368