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第1章 D503项目的设计准备1

1.1 ChipLogic系列软件总体介绍1

1.1.1 集成电路分析再设计流程1

1.1.2 软件组成2

1.1.3 数据交互3

1.2 硬件环境设置3

1.2.1 硬件配置要求3

1.2.2 硬件构架方案4

1.3 软件环境设置4

1.3.1 操作系统配置要求5

1.3.2 软件安装/卸载5

1.3.3 软件授权配置5

1.3.4 服务器前台运行和后台运行7

1.3.5 将服务器注册为后台服务8

1.3.6 服务器管理9

1.4 将D503芯片数据加载到服务器10

1.4.1 芯片图像数据和工程数据10

1.4.2 加载芯片数据的步骤11

1.4.3 D503项目的软、硬件使用环境11

练习题112

第2章 集成电路逻辑提取基础13

2.1 逻辑提取流程和D503项目简介13

2.2 逻辑提取准备工作14

2.2.1 运行数据服务器14

2.2.2 运行逻辑提取软件ChipAnalyzer14

2.3 划分工作区16

2.3.1 工作区的两种概念16

2.3.2 D503项目工作区创建及设置18

2.3.3 工作区的其他操作20

2.4 以D503项目为例的逻辑提取工具主界面20

2.4.1 工程面板21

2.4.2 工程窗口23

2.4.3 多层图像面板25

2.4.4 输出窗口25

2.4.5 软件主界面的其他部分25

练习题226

第3章 D503项目的逻辑提取27

3.1 D503项目的单元提取27

3.1.1 数字单元的提取27

3.1.2 触发器的提取流程40

3.1.3 模拟器件的提取45

3.2 D503项目的线网提取49

3.2.1 线网提取的两种方法50

3.2.2 线网提取的各种操作51

3.2.3 线网提取具体步骤53

3.2.4 D503项目线网提取结果以及电源/地短路检查修改方法56

3.3 D503项目的单元引脚和线网的连接58

3.3.1 单元引脚和线网连接的基本操作58

3.3.2 单元引脚和线网连接其他操作60

3.3.3 D503项目单元引脚和线网连接中遇到的问题60

3.3.4 芯片外部端口的添加操作62

3.4 D503项目的电学设计规则检查及网表对照63

3.4.1 ERC检查的执行63

3.4.2 ERC检查的类型63

3.4.3 ERC检查的经验分享67

3.4.4 D503项目的ERC错误举例及修改提示68

3.4.5 两遍网表提取及网表对照（SVS）70

3.5 提图单元的逻辑图准备72

3.5.1 逻辑图输入工具启动72

3.5.2 一个传输门逻辑图及符号的输入流程74

3.5.3 D503项目的单元逻辑图准备86

3.6 D503项目的数据导入/导出91

3.6.1 数据导入/导出基本内容91

3.6.2 提图数据与Cadence之间的交互92

练习题3104

第4章 集成电路版图设计基础105

4.1 版图设计流程105

4.2 版图设计工具使用基础107

4.2.1 版图设计工具启动107

4.2.2 D503项目版图设计工具主界面108

4.2.3 版图设计工具基本操作113

4.3 确定版图缩放倍率114

4.3.1 标尺单位的概念114

4.3.2 在软件内设置标尺单位115

4.3.3 D503项目标尺单位与版图修改115

4.4 工作区管理116

4.4.1 创建工作区116

4.4.2 工作区参数设置117

4.4.3 复制工作区118

4.4.4 D503项目工作区转换118

4.5 版图层次的设置122

4.5.1 版图层的命名规则122

4.5.2 D503项目版图层次定义的方法122

练习题4126

第5章 D503项目的版图设计127

5.1 数字单元和数字模块的版图设计127

5.1.1 版图元素的输入127

5.1.2 版图编辑功能130

5.1.3 版图单元的设计134

5.1.4 D503项目的数字单元版图设计141

5.1.5 D503项目数字模块总体版图147

5.2 模拟器件和模拟模块的版图设计148

5.2.1 模拟器件的版图设计148

5.2.2 模拟模块的版图设计经验151

5.2.3 D503项目模拟模块的版图151

5.3 D503项目的总体版图152

5.4 版图数据转换154

5.4.1 导入和导出的数据类型154

5.4.2 脚本文件的导入和导出154

5.4.3 版图层定义文件的导入/导出155

5.4.4 GDSII数据的导入/导出156

5.4.5 从Layeditor中导出D503项目版图数据后读入Cadence157

5.5 D503项目版图的优化159

5.5.1 特殊器件参数方面的修改159

5.5.2 满足工艺要求的修改162

5.5.3 带熔丝调节的振荡器的设计164

练习题5168

第6章 D503项目的版图验证169

6.1 Dracula及版图验证基础169

6.1.1 Dracula工具169

6.1.2 版图验证过程简介169

6.2 D503项目的DRC验证170

6.2.1 DRC基础知识及验证准备工作170

6.2.2 D503项目的单元区的DRC验证172

6.2.3 D503项目的总体DRC验证181

6.3 D503项目的LVS验证181

6.3.1 LVS基础知识及验证流程181

6.3.2 一个单元的LVS运行过程182

6.3.3 多个单元同时做LVS的方法和流程195

6.3.4 D503项目的总体LVS验证201

6.4 D503项目DRC和LVS经验总结201

6.5 采用Dracula进行两遍逻辑的对照205

6.6 D503项目的文档目录及管理206

练习题6208

附录A ChipLogic逻辑提取快捷键209

附录B ChipLogic版图设计快捷键214

附录C Cadence电路图输入快捷键216