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绪论1

第一章 可编程ASIC器件8

1.1 PLD器件8

1.1.1 PROM结构8

1.1.2 FPLA结构9

1.1.3 PAL和GAL结构9

1.2 CPLD10

1.2.1 CPLD结构10

1.2.2 典型CPLD器件12

1.3 FPGA16

1.3.1 FPGA的结构16

1.3.2 SRAM查找表类型18

1.3.3 反熔丝多路开关类型22

1.4 可编程ASIC的基本资源24

1.4.1 功能单元25

1.4.2 输入/输出接口27

1.4.3 布线资源31

1.4.4 片内RAM35

1.4.5 系统级芯片的特点37

1.4.6 系统级芯片的发展趋势40

1.5 边界扫描技术41

1.6 可编程ASIC的编程元件44

1.6.1 熔丝型开关44

1.6.2 反熔丝开关45

1.6.3 浮栅编程技术47

1.6.4 静态存储器(SRAM)51

1.7 CPLD和FPGA的比较和选用55

1.7.1 结构比较55

1.7.2 逻辑块之间的互连结构不同55

1.7.3 性能的选用56

2.1 概述58

第二章 硬件设计描述语言VHDL58

2.1.1 VHDL的主要优点59

2.1.2 采用VHDL设计综合的过程60

2.2 VHDL程序基本结构60

2.2.1 VHDL语言设计的基本单元61

2.2.2 结构体的子结构描述66

2.2.3 包集合、库及配置72

2.3 VHDL语言的数据类型77

2.3.1 VHDL语言的对象及其分类77

2.3.2 VHDL语言的数据类型80

2.4 VHDL语言的运算操作符86

2.4.1 逻辑运算符(6种)86

2.4.2 算术运算符87

2.4.3 关系运算符87

2.4.4 并置运算符87

2.5.1 顺序描述语句88

2.5 VHDL最基本的描述方法88

2.5.2 并行(并发)描述语句(Concurrent Statements)99

2.5.3 其他语句和有关规定的说明103

2.6 预定义属性(ATTRIBUTE)描述103

2.6.1 数值类型性104

2.6.2 函数类属性105

2.6.3 信号类属性106

2.7 VHDL语言结构体的描述风格107

2.7.1 结构体的行为描述方式。108

2.7.2 结构体的数据流描述方式112

2.7.3 结构体的结构描述方式116

第三章 可编程ASIC的设计121

3.1 数字系统综合概述121

3.1.1 抽象的级别121

3.1.2 综合的定义123

3.1.3 系统级综合124

3.1.4 寄存器转移级综合125

3.1.5 逻辑级综合134

3.2 综合技术基础137

3.2.1 基本符号137

3.2.2 图形138

3.2.3 组合最优化(Combinatorial Optimization)141

3.2.4 布尔代数及应用143

3.2.5 布尔网络147

3.2.6 可处理和不可处理问题150

3.3 可编程ASIC的逻辑综合154

3.3.1 逻辑综合概述154

3.3.2 两级逻辑最小化157

3.3.3 基于查找表结构的多级逻辑优化162

3.3.4 立方体归并(cube-paching)167

3.3.5 工艺映射168

3.3.6 基于MUX结构的多级逻辑优化170

3.4.1 二进制编码173

3.4 状态机设计173

3.4.2 一个有效的编码174

3.5 FPGA的布局和布线178

3.5.1 布局179

3.5.2 布线183

3.5.3 布通率和布线资源188

3.5.4 网线延时189

3.6 Xilinx的设计流程192

3.6.1 设计输入193

3.6.2 设计实现194

3.6.3 设计验证195

3.6.4 Xilinx FPGA详细的设计流程196

3.6.5 Xilinx CPLD详细设计流程197

第四章 CPLD-XC9500系列198

4.1 结构描述198

4.1.1 功能块(FB)198

4.1.2 宏单元199

4.1.3 乘积项分配器201

4.1.4 FastCONNECT开关矩阵203

4.1.5 I/O块(IOB)203

4.1.6 持续性205

4.1.7 设计保密性205

4.1.8 低功率模式207

4.1.9 加电特性207

4.2 XC9500时序模型208

4.2.1 时序模型208

4.2.2 基本时序模型的参数210

4.3 系统内编程212

4.3.1 JTAG边界扫描接口213

4.3.2 产生边界扫描链217

4.3.3 ISP编程219

4.3.4 系统级设计问题220

4.4.2 XC9500布线资源222

4.4 引腿锁定能力222

4.4.1 出腿预分配222

4.4.3 数据通道的估算223

4.4.4 控制通道估算223

4.4.5 出腿预分配224

4.5 设计优化224

4.5.1 优化密度224

4.5.2 优化时序225

4.5.3 优化原理图设计226

4.5.4 优化ABEL设计226

4.5.5 优化VHDL设计228

第五章 可编程门阵列229

5.1 概述229

5.2 XC4000E/Spartan系列结构230

5.2.1 基本积木块230

5.2.2 可配置逻辑功能块(CLB)231

5.2.3 输入/输出功能块(IOB)245

5.2.4 三态缓冲器252

5.2.5 沿边宽译码器254

5.2.6 片内振荡器255

5.2.7 可编程互连255

5.2.8 功率分布269

5.3 Virtex/SpartanⅡ系列结构269

5.3.1 特点269

5.3.2 结构描述270

5.4 边界扫描电路280

5.4.1 XC4000/XC5000边界扫描特性概述280

5.4.2 与IEEE标准的偏差280

5.4.3 边界扫描硬件描述281

5.4.4 利用边界扫描电路285

5.4.5 Virtex的边界扫描289

5.5 配置290

5.5.2 配置模式291

5.5.1 专用引腿291

5.5.3 设置CCLK频率294

5.5.4 数据流格式294

5.5.5 配置和读回的CRC校验296

5.5.6 配置顺序297

5.5.7 配置时序303

5.5.8 可编程配置RAM311

第六章 面向仿真和综合的VHDL设计描述314

6.1 面向仿真的VHDL设计描述314

6.2 面向综合的VHDL设计描述317

6.2.1 逻辑综合317

6.2.2 面向综合的VHDL设计描述的特点318

6.3 组合逻辑电路设计320

6.3.1 用并行语句中的布尔方程来描述组合逻辑321

6.3.2 用顺序语句描述组合逻辑323

6.3.3 利用进程描述组合逻辑325

6.3.4 其他组合逻辑设计举例326

6.4 时序电路设计333

6.4.1 时序电路VHDL程序的一般形式333

6.4.2 时钟信号的特征及特殊问题335

6.4.3 时序电路设计举例338

6.5 有限状态机的设计344

6.5.1 在FPGA中设计有限状态机344

6.5.2 有限状态机的描述346

6.5.3 状态机综合例子352

6.6 同步设计355

6.6.1 保证系统的时钟信号不产生相位偏移356

6.6.2 准稳态的产生和消除357

6.6.3 毛刺的产生和消除358

6.6.4 利用预定标技术来提高计数器性能360

6.6.5 所设计电路的工作速度和性能估计360

6.6.6 设计中要注意的一些问题362

6.7 在约束条件下的设计综合363

6.7.1 物理布局和实现的约束364

6.7.2 通用时序约束365

6.7.3 周期和偏移约束366

6.7.4 专门时序约束367

6.7.5 约束优先级371

6.7.6 约束推荐371

6.7.7 映射约束371

6.7.8 其他约束372

6.8 面向CPLD/FPGA的逻辑综合及优化设计372

6.8.1 设计实现与逻辑综合的区分373

6.8.2 约束条件373

6.8.3 面向CPLD器件的实现374

6.8.4 面向FPGA器件的实现376

6.8.5 优化设计380

6.9.1 VHDL软件包382

6.9 系统级综合382

6.9.2 VHDL函数384

6.9.3 VHDL过程384

第七章 设计实现392

7.1 基于原理图设计方法393

7.1.1 启动原理图编辑器393

7.1.2 产生基于原理图的宏单元395

7.1.3 创建CNT60原理图397

7.1.4 创建一个LogiBLOX模块403

7.1.5 创建状态机模块405

7.1.6 创建一个基于HDL模块409

7.1.7 规定器件输入/输出413

7.1.8 分配引腿位置415

7.1.9 使用4K内部振荡器417

7.1.11 硬件校验——启动和读回(可选择)418

7.1.10 使用全局缓冲器418

7.1.12 完成原理图419

7.2 基于硬件描述语言的设计方法420

7.2.1 启动项目管理器422

7.2.2 设计描述423

7.2.3 项目管理器423

7.2.4 创建一个基于HDL的模块426

7.2.5 综合设计434

7.2.6 Express Constraints Editor(仅对应Foundation Express)435

7.2.7 使用Express Constraints Editor(仅对应Foundation Express)436

7.2.8 观察综合结果(仅对应Foundation Express)438

7.3 功能仿真439

7.3.1 启动逻辑仿真器(Logic Simulator)439

7.3.2 指定激励源442

7.3.3 运行仿真445

7.3.4 保存仿真结果446

7.4.1 启动设计实现447

7.4 设计实现447

7.4.2 其他实现工具452

7.5 时序仿真452

7.5.1 启动时序仿真452

7.5.2 用稿本文件激励453

7.6 硬件验证461

7.7 乘法器设计例子463

第八章 Xilinx FPGA/CPLD实验系统与VHDL设计实验466

8.1 Xilinx FPGA/CPLD实验系统简介466

8.1.1 XS40实验板原理467

8.1.2 XS40扩展板原理469

8.1.3 实验系统的调试472

8.2 VHDL数字逻辑电路设计试验472

8.2.1 实验一：3-8译码器473

8.2.2 实验二：双向计数器474

8.2.3 实验三：8位序列检测器475

8.2.4 实验四：8×3位的RAM结构的FIFO479

8.2.5 实验五：LED和DIP开关的接口设计482

8.2.6 实验六：VGA接口设计485

8.2.7 实验七：PS/2键盘接口设计491

8.2.8 实验八：8位并行加法器设计493

8.2.9 实验九：8位乘法器495

8.2.10 实验十：正负脉宽数控调制信号发生器设计500

8.2.11 实验十一：模可变16位加法计数器502

8.2.12 实验十二：“梁祝”乐曲演奏电路设计503

8.2.13 实验十三：数字频率计设计508

8.2.14 实验十四：秒表设计512

8.2.15 实验十五：A/D采样控制器设计513

8.2.16 实验十六：D/A接口电路与波形发生器设计517

8.2.17 实验十七：单片机与FPGA/CPLD接口逻辑设计519

附录一：清华大学ASIC实验板原理图523

附录二：清华大学ASIC实验板PCB图524

参考文献525